Reg: Fysisk Design

[energeticdin]

Hei alle,

Mens du gjør hver etappe, etter å generere denne rapporten,

-------------------- --------- --------- --------- --------- --------- ---------
| Installasjon | alle | reg2reg | in2reg | reg2out | in2out | clkgate |
-------------------- --------- --------- -------- - --------- --------- ---------
| WNS (ns)

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />

-0,237 | -0,237 | 1.586 | 0.681 | N / A | N / A |
| TNS (ns)

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />

-41.568 | -41.568 | 0.000 | 0.000 | N / A | N / A |
| Bryte Paths: | 698 | 698 | 0 | 0 | N / A | N / A |
| Alle stier: | 49358 | 25758 | 24098 | 145 | N / A | N / A |
-------------------- --------- --------- -------- - --------- --------- ---------

Tetthet: 81.990%
Real DRV (fanout, lue, Tran): 0, (30, 0)
Totalt DRV (fanout, lue, Tran): 0, (30, 3)

Vurder, får jeg tetthet som 81.990 på PreCTS delen ....
Hvorvidt tetthet skal ikke dette mye?
Er det noen grense for tetthet?
Tettheten øker på grunn av mer makt skinner (Stripes) i kjerneområdet .???????

Takk

 

[research235]

hei energeticdin

Tettheten på preCTS stadiet at u fikk er lite høy som regel er vi anbefales å ha under 75% atleast vi tat måte.
Brønnen tettheten er dependend på området av chip tat ur utforme ..så prøv å øke chip området og prøv ..

Suresh

 

[firewire2035]

80% er skyve den.Hvis du vil redusere tettheten med 5%, vil det sannsynligvis vil kreve endringer i design arkitektur.Verken syntese eller floorplanning kan redusere tettheten av så mye, med mindre gjennomføringen er drastisk galt.

 

[shelkerahul]

firewire2035 er rett.Men bare for å sjekke, har du gjort skanne endre rekkefølgen?Hvis ikke så er dette en hovedavdeling gjerningsmannen for en slik høy tetthet.Jeg møtte dette problemet på første stadium av karrieren min

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />