Request for Advanced STA Intervju Spørsmål

[shahal]

Hei, kan noen en kan du dele med meg noen spesifikke spørsmål for en STA Intervju?Noe på avansert nivå kan du, ikke noe sånt som "hva er oppsett og holder, eller hvordan du bruker" virtuelle klokker "osv. jeg virkelig setter pris på din hjelp.Det også kunne være noen problemer du kjørte inn i STA, etc..Ofcourse løsninger sammen med de problemene vil bli verdsatt.

 

[shahal]

Seriøst folkens ..ikke har tatt?Ville virkelig appareciate hjelp jeg kan få om dette.

 

[rakesh_aadhimoolam]

Hi Shahal ................

brønnen i nylige intervjuer jeg deltok på spørsmålene var utgangspunktet tilhører
1) Glitches og farer
2) Clock Skew
3) Double Synchronizers
4) FIFO design
5) klinke Basert TegningerJeg kunne ikke gi gode resultater, men jeg kom til å vite ABT disse tingene nylig og også i opplastet materiale knyttet til ovennevnte tema nylig som gratis mirrors (ingen poeng avgift) på 26 og 28 Jan 2007 i denne subforumlykke til

 

[shahal]

Rakesh ...Husker du noen av de spørsmålene .. noe som helst?

 

[kbulusu]

shahal,
avanserte STA spørsmål vil være mer knyttet til OCV (på chip variant), CPP (felles bane pessimisim), hvordan man skal regne det ... de vil sannsynligvis trekke en clk tre og en DataPath, de skal gi deg noen verdier, og vil be du til kontoen CPP og vil spørre deg om den gitte ckt møter timingen eller ikke ...

vil det være spørsmål om Crosstalk / SI og hvordan de påvirker timing,
vil det være spørsmål om beregning av clk latencies, innsetting forsinkelser
osv. og metoder for å fikse det ..

noen ppl vil trekke logikk diagram og gi noen verdier som nettverket forsinkelsen, IO forsinkelsen clk freq,
osv., og vil be deg skrive Magma / synopsys design begrensninger for ckt ... de kan stille deg spørsmål om multi-syklus stier, false baner; noen ppl kan be deg om hvordan du kan identifisere en falsk bane gitt en ckt .. de er ute etter din tilnærming og ikke for riktig svar siden for en gitt design det kan være tusenvis av timingen begrensninger.

Spørsmål om multi-hjørnet og multi-modus kan også popup occasinally ...
Andre spørsmål kan omfatte deaktiveringen timing buer og beregner slakk for en gitt bane .... noen theoritical spørsmålene kan innebære forklaring av oppsett og holder ganger, input / output forsinkelser, hvis det er en EDA industrien,
vil noen teknikker på å identifisere og generere Tidspunktet unntak automatisk .. hvorfor er timingen unntak farlig, og når er de nyttige?Noen spørsmål tilbake merknadsfiler
osv. det er egentlig avhengig av selskapet og stillingen som sitt grensesnitt eller backend eller om det er total timing nedleggelse ...

Uansett Rakesh påpekt er også bra .. men u se dem normalt for klokke domene krysset analyse, og er veldig viktig for en funksjonell bekrefte ... II personlig føler STA klok, det
doesnt matter

Jeg håper dette hjelper ..

[size = 9] [color = # 999999] Added etter 4 minutter: [/ color] [/ size]

Bare sørg u studere liten men djevelunge emner som slew beregning og hvordan og når og hvorfor du gi slew grenser ... også på spørsmål som hvordan slew og fanout grenser påvirke timing .. hvor og når vil du derate timing
osv. ...

 

[rakesh_aadhimoolam]

Hi Shahal ... Her er noen av spørsmålene .....

1) Beregn dyp FIFO
2) To ckts presentere en er i høy hastighet og andre ved lav hastighet .... Hvordan synkronisere disse to
3) Metastability Konsepter
4) Hva er ventetid ..
Adv. og Disadv av ventetid
5) Pipelining ....
Adv. og Disadv av Pipelining
6) klinke Basert Design og Problemstilling
7) PLL og DLL konsepter
8) Hva gjør du hvis Hold Time oppstår brudd

 

[shahal]

Vel mitt intervju s ** ked.

Så hva er "kilde synkron?"
Vi bryr oss om OCV både oppsett og holder eller bare oppsett?
Klarer vi bryr oss om klokken usikkerhet på venting i syntese?

nåvel ..

 

[kbulusu]

shahal,
Beklager å vite at det
gjorde ikke gå bra .. jeg
er ikke sikker på hva ur er og i hvilken domene .. men det var ikke så vanskelig spørsmål .. anyways lykke til med ur intervjuer