Retiming

[sandysuhy]

Hei

Hva er Retiming i STA.Where kan jeg bruke det.
Hilsen
Sandysuhy.

 

[rystelse]

Du kan se noen DSP vlsi design bøker om
retiming, eller noen ganger denne teknikken brukes også i
DataPath opp når dyp rørledning arkitektur er
skal være utformet.men det er vanligvis cunstom design.noen verktøy støtte for sstandart celle basert design,
Hva er det du sikter på?

 

[amaccormack]

Retiming er satt inn noen flip-flops i midten av kritiske banen for å få den til å fungere over 2 omganger i stedet for ett: at møtet timing enklere.

 

[aravind]

les vlsi signalbehandling ved keshab parhi bok
u vil få mer informasjon om retiming

 

[sshehe]

Syntese og optimalisering av digitale kretser med
Giovanni De Micheli

har en god del om retiming.En fersk papir
for retiming er
Effektiv gjennomføring av retiming
ved Narendra Shenoy og Richard Rudell

 

[sandysuhy]

Du kan se noen DSP vlsi design bøker om
retiming, eller noen ganger denne teknikken brukes også i
DataPath opp når dyp rørledning arkitektur er
skal være utformet.men det er vanligvis cunstom design.noen verktøy støtte for sstandart celle basert design,
Hva er det du sikter på?Hvis du vil svare på dette, faktisk Jeg prøver å lage et bibliotek (full egendefinert) så jeg trenger å vite om retiming og pipelining problemer.
Hilsen
Sandeep.

 

[seanwu]

I dag, syntese verktøyet kan utføre retiming, men jeg fortsatt ikke hørt om retiming under STA.

 

[wkong_zhu]

i dag, DC kan hjelpe deg retiming data banen.

 

[luancao]

- Retiming IKKE er en teknikk som brukes i STA men Synthesis.

- Retiming (Registrer retiming) er en sekvensiell optimalisering teknikken som beveger registrerer gjennom combinational logikken porten til et design for å optimalisere timing og området.

- For synopsys DC-verktøy, det er 3 typer retiming metode.

1.optimalisere registrerer: endre både sekvensiell og kombi loggen ved å legge addtional DFF parallelt med kombi logikken i stedet for bare å bruke en (tilfelle etter optimalisering med området 0).I et slikt tilfelle, den drivende kraft blir sterkere, slik at vi får i timing.

2.Rørledningen design: I dette tilfellet er kombi logikk er endret ved å sette inn ekstra registrerer i kombi logikk.Nivået av rørledningen er angitt av brukeren.

3.balanse registrerer: noe sånt som "timing låne".Ved å flytte DFF fremover eller backwords, det låner timing foran eller bak på DFF å tilfredsstille timing reqiremet på den andre siden.

Du kan referere til Synopsys Manual (selges).DC del er det en manuell kalt "Design Compiler Reference Manual: Registrer Retiming" for detaljer.

Men i praksis sjelden gjorde vi bruke denne techique.Siden det vil ta mye problemer i bekreftelsesfeltet, særlig i formelle bekreftelsen siden formelle verication verktøyet ikke kjenner deg endre strukturen i synthsis.Jeg bruker den tredje delen samsvar Verifikasjonen verktøy.Hvis du bruker Synopsys formelt, det situataion kan bli bedre.Men de er fra samme selskap, skulle ha noen ekstra kommando for å støtte den.

 

[hawkbw]

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />wherer finner jeg
<Synthesis Og optimalisering av digitale Circuits>
?
thanx