Sikrer moduler under syntese i RTL Compiler

[ryodan_2004]

Jeg har en klokke generator i design mitt består av et cascaded vekselrettere.Men under syntese verktøyet slettet / ignorert de fleste vekselrettere gjøre feil maskinvare gjennomføring.Eventuelle RC skriptkommandoen å bevare klokken generator modul?TIA

 

[jbeniston]

Prøv:

set_attribute preserve_module true [finn /-subdesign mod_name]

 

[Fvm]

Den rapporterte adferd kan bli funnet med noen HDL-kompilatoren, føre til at det er nødvendig for å minimere logikk.Ring oscillatorer regnes som ubrukelig forsinkelser.Nedenfor syntese attributter arbeider med Altera qu (at) rtus, men skal også hjelpe med andre kompilatorer.Hvis ikke bruksanvisning for spesifikke syntaks.Alternativt til syntese attributter i HDL, også verktøyet spesifikke begrensninger kan brukes.

Code:

/ / Syntese-attributtet til å holde combinational signaler i Verilog

wire my_wire / * syntese holde = 1 * / / / Verilog

(* Holde = 1 *) wire my_wire; / Verilog-2001- Syntese egenskap til å holde combinational signaler i VHDL

signal my_wire: bit;

egenskap syn_keep: boolean;

egenskap syn_keep av my_wire: signalet er sant;

 

[pete_lu]

/ / Synopsys dc_script_begin
/ / Set_dont_touch (instance_name)
/ / Synopsys dc_script_end
Jeg tror det er den enkleste måten å bevare din vekselrettere.