slått kondensator krets i tråkkfrekvens

[mahyar]

Hei Jeg prøver å utforme en slått kondensator sampling system i virtuos skjematisk redaktør. Men jeg vet ikke hvordan: 1 - Generer ikke-overlappende klokker. 2 - Hvordan modellere bryterne? bør jeg bruke som nfet eller det er spesielle brytere? Takk, M

 

[fanatic]

[Quote = mahyar] Hei Jeg prøver å utforme en slått kondensator sampling system i virtuos skjematisk redaktør. Men jeg vet ikke hvordan: 1 - Generer ikke-overlappende klokker. 2 - Hvordan modellere bryterne? bør jeg bruke som nfet eller det er spesielle brytere? Takk, M [/quote] 1: ikke-overlappende klokker kan bli generert av VPWL, også kan genereres av sircuits 2: u kan bruke ideell bryter eller NMOS eller pMOS eller Xgates avhengig praktisk sak u vil

 

[pdxicdesigner]

Også du kan bruke VPWL til en rekke buffere (inverter kjeden) for å få realistisk vekst og fall atferd brukt til slått kondensator kretsen

 

[sagor71]

Hi 1. For genererer ikke-overlappende bruk døgnet VPWL som foreslått. Jeg vil foreslå å bruke 2 VPwl ha driftssyklus mindre enn 50%. For det første døgnet ikke bruker noen forsinkelse og for andre bruk døgnet forsinke å generere ikke-overlappende pulser. 2. For å starte simuleringen (for læring trinn for trinn) vil jeg foreslå i utgangspunktet bruke ideell switch så gå for NMOS / PMOS. [Quote = fanatiker] [quote = mahyar] Hei Jeg prøver å utforme en slått kondensator sampling system i virtuos skjematisk redaktør. Men jeg vet ikke hvordan: 1 - Generer ikke-overlappende klokker. 2 - Hvordan modellere bryterne? bør jeg bruke som nfet eller det er spesielle brytere? Takk, M [/quote] 1: ikke-overlappende klokker kan bli generert av VPWL, også kan genereres av sircuits 2: u kan bruke ideell bryter eller NMOS eller pMOS eller Xgates avhengig praktisk sak u ønsker [/quote]