Slik bruker oppgave i Verilog

[jay_ec_engg]

Kan jeg skrive oppgave fil separate som sier "abc.v" og deretter ringe i cdf.v fil ved å bruke "include" abc.v "??

 

[freeinthewind]

ærlig talt, jeg foreslår u bruk "oppgave" for å slå ut den kombinatoriske logikken. kretser gjort på denne måten er ikke effektive og hold nede forbedring av hastighet og areal.

 

[semiconductorman]

ja u kan gjøre det .... men sørg for u kompilere oppgaven filen også før simulering og også hvis du gir relative filnavnet så sørg for at du inkluderer at dir ved + incdir + eller u kan ha problemer.

 

[billjoy]

Ja, du kan gjøre dette, men pass på wire / reg / innspill ... har vært decalred før oppgaven som inkluderer.

 

[jay_ec_engg]

ja u kan gjøre det .... men sørg for u kompilere oppgaven filen også før simulering og også hvis du gir relative filnavnet så sørg for at du inkluderer at dir ved + incdir + eller u kan ha problemer. Jeg møter problem i blant annet oppgave filer i main fila .. under kompilering av de viktigste filen sin som viser at det er ikke i stand til å inkludere dem .... hva problemet ur snakker om? Jeg tror dette er hva som skjer, men im ikke sikker på hva jeg skal gjøre ...