Slow Simulering - simulering sakte state telle

[Digital-L0gik]

Hei, jeg kjører en rtl simulering av en stat maskin i NCSIM og tar lang tid å fullføre. Staten Maskinen implementerer store tellere for lang forsinkelse ganger. Imidlertid er simulering går ekstremt sakte. Jeg har outputted greven av av Sims bruke skjerm uttalelser for debugging formål. I begynnelsen tellingen trinn ganske raskt, men med tiden bremser det ned. Vet noen hvorfor dette er og hvordan jeg kan muligens fart på sakene?

 

[RBB]

Slå på profilering (+ profil), som vil skrive ut en tekst-fil som viser hvilken linje (s) simulatoren tilbringer mesteparten av sin tid.

 

[Digital-L0gik]

Jeg vet hvor den blir treg fordi min debug tilkobling med skjerm uttalelser viser status for telle mine med hver syklus. Det blir stadig tregere. Så hvorfor skulle noe sånt følgende være årsaken til en så stor tregere?

 always_ff @ (posedge clk) begynne if (RST == 1'b1) teller

 

[ljxpjpjljx]

faktisk, er det simulering hastigheten knyttet til PLI og vise kommando!

 

[aji_vlsi]

Hei, [quote = Digital-L0gik] Takk for profilen spissen fyren det fungerte hahahaha. Det var som peker til sv påstand jeg skrev som tydeligvis svin minne over tid! [/Quote] Det er ganske en mulighet hvis du har flere tråder i antecedent av en eiendom. Hvis du viser din SVA koden vi kan hjelpe bedre. BTW, dekker vi det eksakte temaet flere tråder i vår SVA klasse. Hilsen Ajeetha, CVC Neste SV selvfølgelig start i den niende februar slutt. Se: http://sv-verif.blogspot.com for detaljer

 

[viju]

Hei Ajeetha, Fra svaret, jeg har ett spørsmål til deg. Basert på lang erfaring kan du fortelle meg hvor mye minne (gjennomføring hastighet) påstandene (SVA) vil ta? Jeg mener hvor mye overhead vil være på simulering tid på grunn av SVA? Jeg vil også gjerne vite fra ytelse perspektiv at hvis jeg implementere protokollen sjekke mekanismen med Verilog code v / s SVA. Hvilken som er bedre i forhold til simulering hastighet? Pl. prøve å svare på alle spørsmålene ... Takk på forhånd ...

 

[Digital-L0gik]

hevde eiendom (@ (posedge refclk) 1'b1 # # [0: $] (state == RUN)) $ skjerm ("Pass"); | ncsim: * W, RUNAWY (/ sequencer.sv,. 193 | 5): Uvanlig store antall forsøk pågår. hevde eiendom (@ (posedge refclk) 1'b1 # # [0: $] (state == RUN)) $ skjerm ("Pass"); | ncsim: * W, MEMHOG (/ sequencer.sv, 193 | 5. ): Krever økt hukommelse over tid.

Dette er påstanden og advarsel profilen kommandoen ga meg i NCSIM. Jeg ønsket å skrive påstanden for å teste om simuleringen ville treffe en kritisk tilstand på et tidspunkt mellom start og slutt av simuleringen. Men, slik jeg skrev den påstanden (Jeg er ny til påstandene) gyter en ny påstand instans hver klokke huke dermed sakker simulering drastisk. Den DUT som er utgangspunktet en tilstand maskin som endrer statene etter lang forsinkelse ganger ikke ble fullført simulering selv etter 8 dager med kjøring. Etter å kommentere ut påstanden og legge en enkel skjerm uttalelse sier sim ferdig i mindre enn et minutt haaha!