SOC Encounter spørsmål

[kolla]

Hei venner,

Kan noen fortelle meg om Cadence SOC Encounter kan brukes til
bygge SOCs med FPGA Hard Makroer (IP)?Hvis ikke hva verktøyet kan gjøre det?

Takk på forhånd

 

[kumar_eee]

JEG dont overveie du kan bruke FPGA Hard Makroer i SOC Back-end.The FPGA-arkitektur (CLB) er totalt forskjellig fra SOC arkitektur.

når du gjør Logic syntese, må du oppgi FPGA modellen.Du wil prøve å få netlist henhold til FPGA modellen arkitektur.

Det er mange poeng å merke seg.
1.Timing Numbers
2.DFT krav
3.Fysisk Design regler (DRC / LVS)
4.DFM krav
5.Strømkrav

Jeg er ikke sikker på om verktøyene.

Andre kan dele sine synspunkter.

 

[kolla]

Takk Kumar.Så er det riktig å si at alle mine Hard Makroer at jeg
bringe inn SOC møte må ASIC blokker laget for et bestemt
prosessteknologi og de kommer inn som GDS / LEF?

 

[cop02ia]

Hei,the clean room when creating for 1 process then transferring to another clean room.

Jeg er ikke sikker på hvordan du vil grensesnittet på FPGA men tenk på det på denne måten, fra produsenter synspunkt har en chip som skal opprettes lag-på-lag, slik blanding mellom teknologi prosessen (f.eks 45nm & 250nm) vil være nesten umulig siden wafer har skal overføres ut av
clean room når du oppretter for 1 prosessen så overføre til et annet clean room.
Nå vurderer at FPGA er allerede fullført enhet med I / O-tilkoblinger og alle, så bør ikke forbindelsen mellom en chip & the FPGA enheten være på PCB?

Hvis du vil opprette FPGA, kan du checkout Altera eller Xilinx nettside for de nødvendige verktøyene.

created.

FPGA er allerede fysisk
opprettet.Derfor trenger de ikke trenger fysisk produksjon betraktninger som DRC / LVS sjekker osv. 'Place & Route "i FPGA betyr at i henhold til dine RTL koden, vil verktøyet se på hvilke enheter og tilkoblinger til bruk (som allerede er bygget i FPGA chip), i stedet for å bygge dem fra bunnen som ASIC.Enhetene som brukes ikke er overflødig og ikke brukes (som betyr noe mellomrom er bortkastet).

Kanskje noen kan gi en bedre forklaring.Uansett, håper dette hjelper mye.

 

[kolla]

Takk cop02ia!Det var faktisk veldig informativ som I'm still learning
disse tingene.Dette er fornuftig nå ..og jeg ser hvorfor vi ikke kan bruke FPGA
på en ASIC SOC.Jeg så et sted at en hard makro er definert som "en blokk som genereres i en

This confuses me a bit...can you help explain

metodikk enn P & R ".
Dette forvirrer meg litt ... kan du hjelpe forklare
dette videre?Jeg trodde en hard IP er en blokk som gikk gjennom P & R for
noen teknologi prosess og leveres til sluttkunde som GDS / LEF
slik at kunden kan instantiate som i gate deres nivå netlist som en svart
boks.Da kunden skulle kjøre et verktøy som SOCE til P & R at netlist og
bruke IP LEF egenskaper (pinner og form info) for trekke opp at innen
design.

 

[cop02ia]

Hei,
Jeg tror du har rett.
Hvis en blokk er opprettet andre enn P & R (eller egendefinerte tegnet som for mixed-signal), kan jeg ikke se noen måte å implementere den harde makroen.
Hvis du ser på den harde makroen LEFs, bør det være pin & metall blokkeringer som tyder på at de bruker ASIC.
For å koble til denne blokken, ville dine signaler trenger bare å hekte på pinnene.
them, for example a DLL IP block might use up to 4 metal layers, while your design (which will be using the same process technology) may utilize up to 6 metal layers.

Videre noen blokker tillate deg å gjøre ruting over
dem, for eksempel en DLL IP-blokk kan bruke inntil 4 metall lag, mens design (som vil bruke den samme prosessen teknologi) kan benytte opptil 6 metall lag.
Derfor vil du kanskje rute signaler ved hjelp av metall 5 eller 6 på blokken.Selvfølgelig vil ruting bli lang og SI problemstillinger må tas hensyn til.