F
Fourier
Guest
Jeg vurderer å utforme en nær [1] Epp-kompatibelt grensesnitt fra en PC til en SLIC Si3210 evaluering bord.Sistnevnte har et digitalt PCM input / output, både overføres i seriell måte.På dette punktet jeg
er interessert i å overføre data til SLIC.For dette har jeg funnet et gammelt IC, den 74LS166, som er en 8-bits parallell i seriell-out (PISO) IC.
(http://www.beyondlogic.org/epp/epp.htm) which shows the timing diagram for reading in and writing out.
Som for Epp-spesifikasjonene, jeg har lest flere elektroniske artikler, inkludert en på BeyondLogic
(http://www.beyondlogic.org/epp/epp.htm) som viser tidspunktet diagram for å lese og skrive ut.
På dette punktet har jeg / mange / spørsmål om spesifikasjonene på BeyondLogic.
1) "Epp Data Skriv Cycle" timing diagram: Som for nWait signal (aktiv lav), er grensesnittet skulle hevder nWait pin og deassert den når data er mottatt?
2) Tabell 1: nWait synes å være en god kandidat som maskinvare avbruddsordrelinje.Men når observerer Tabell 1 en vil se en bestemt avbruddsordrelinje pin (pin 10) - hvor er avbruddsordrelinje signal påstått og hvor lenge (timingen diagram viser ingenting om Interrupt)?
3) Hvorfor må vi nWait og Interrupt likevel?I teorien er det ikke mulig å ha, sier nWait å påstå og deretter de-påstå akkurat som de siste bit sendes ut?På denne måten nWait fungerer som en avbruddsordrelinje dermed forlate ut behovet for de avbruddsordrelinje pin.
4) Jeg antar at siden 74LS166 IC er kun i stand til å lagre 8 biter samtidig trenger vi å påstå nWait for hver mottatte byte på grensesnittet, ellers
er det et brudd i overføringen (dvs. de avbryte tjenesten rutine spiller ikke at det kan sende en ny byte)?
5) Den 74LS166 (& grensesnittet generelt) er klokke-drevet.Den Si3210 har en utgang klokke-pin, PCLK gir mellom 512 kHz - 8 MHz (jeg
vil bruke 512 kHz) som jeg kan bruke til å drive grensesnitt.I tillegg er en synkronisering signal å definere oppveid av mottatt og overført data.Men jeg / tror / vil det være en synkronisering problem fordi hvordan kan jeg forsikre data fra datamaskinen kommer akkurat innenfor FSYNC signal eller at første bit blir mottatt på en stigende kanten av PCLK?Er dette et problem i det hele tatt?Jeg kan endre oppveid av mottatte data innen FSYNC's tidsramme (125 uS), men mottok data må være innenfor FSYNC.
6) Som for overføring av data fra SLIC til PC,
i henhold til tidspunkt diagram i "Epp Data Les Cycle", data vil bli lest i datamaskinen på stigende kanten av nDataStrobe.Betyr dette at dataene før de stigende kanten vil ikke lese?
Vennligst tilgi meg for min uvitenhet, jeg er ingen ekspert på elektronikk ingeniør (jeg valgte informatikk stedet >_<).Jeg setter pris på noen svar eller hint.
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />[1]: "nesten" i den forstand at jeg ikke har tenkt å gjøre det helt Epp-kompatibel som jeg ikke trenger det for eksempel ikke alle inn / ut-signaler er nødvendig for å bli håndtert.
Hele ideen er å overføre den digitale PCM-signaler fra SLIC til PC, omdirigere dem til lydkortet
er D / A konverter.Den SLIC bord allerede har en A / D / D / A konverter.
er interessert i å overføre data til SLIC.For dette har jeg funnet et gammelt IC, den 74LS166, som er en 8-bits parallell i seriell-out (PISO) IC.
(http://www.beyondlogic.org/epp/epp.htm) which shows the timing diagram for reading in and writing out.
Som for Epp-spesifikasjonene, jeg har lest flere elektroniske artikler, inkludert en på BeyondLogic
(http://www.beyondlogic.org/epp/epp.htm) som viser tidspunktet diagram for å lese og skrive ut.
På dette punktet har jeg / mange / spørsmål om spesifikasjonene på BeyondLogic.
1) "Epp Data Skriv Cycle" timing diagram: Som for nWait signal (aktiv lav), er grensesnittet skulle hevder nWait pin og deassert den når data er mottatt?
2) Tabell 1: nWait synes å være en god kandidat som maskinvare avbruddsordrelinje.Men når observerer Tabell 1 en vil se en bestemt avbruddsordrelinje pin (pin 10) - hvor er avbruddsordrelinje signal påstått og hvor lenge (timingen diagram viser ingenting om Interrupt)?
3) Hvorfor må vi nWait og Interrupt likevel?I teorien er det ikke mulig å ha, sier nWait å påstå og deretter de-påstå akkurat som de siste bit sendes ut?På denne måten nWait fungerer som en avbruddsordrelinje dermed forlate ut behovet for de avbruddsordrelinje pin.
4) Jeg antar at siden 74LS166 IC er kun i stand til å lagre 8 biter samtidig trenger vi å påstå nWait for hver mottatte byte på grensesnittet, ellers
er det et brudd i overføringen (dvs. de avbryte tjenesten rutine spiller ikke at det kan sende en ny byte)?
5) Den 74LS166 (& grensesnittet generelt) er klokke-drevet.Den Si3210 har en utgang klokke-pin, PCLK gir mellom 512 kHz - 8 MHz (jeg
vil bruke 512 kHz) som jeg kan bruke til å drive grensesnitt.I tillegg er en synkronisering signal å definere oppveid av mottatt og overført data.Men jeg / tror / vil det være en synkronisering problem fordi hvordan kan jeg forsikre data fra datamaskinen kommer akkurat innenfor FSYNC signal eller at første bit blir mottatt på en stigende kanten av PCLK?Er dette et problem i det hele tatt?Jeg kan endre oppveid av mottatte data innen FSYNC's tidsramme (125 uS), men mottok data må være innenfor FSYNC.
6) Som for overføring av data fra SLIC til PC,
i henhold til tidspunkt diagram i "Epp Data Les Cycle", data vil bli lest i datamaskinen på stigende kanten av nDataStrobe.Betyr dette at dataene før de stigende kanten vil ikke lese?
Vennligst tilgi meg for min uvitenhet, jeg er ingen ekspert på elektronikk ingeniør (jeg valgte informatikk stedet >_<).Jeg setter pris på noen svar eller hint.
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />[1]: "nesten" i den forstand at jeg ikke har tenkt å gjøre det helt Epp-kompatibel som jeg ikke trenger det for eksempel ikke alle inn / ut-signaler er nødvendig for å bli håndtert.
Hele ideen er å overføre den digitale PCM-signaler fra SLIC til PC, omdirigere dem til lydkortet
er D / A konverter.Den SLIC bord allerede har en A / D / D / A konverter.