[Spørsmål] klokke gating celle

[news]

<a href="http://www.komputerswiat.pl/nowosci/wydarzenia/2010/27/solar-impulse-wystartowal!-transmisja-na-zywo.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/1256939/SolI-ZAJ.jpg" /></a> Jeśli chcecie zobaczyć jak sprawuje się samolot napędzany wyłącznie energią słoneczną, to macie wyjątkową okazję.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/bbf2925/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/75971688871/u/0/f/491281/c/32559/s/197077285/a2.htm"><img src="http://da.feedsportal.com/r/75971688871/u/0/f/491281/c/32559/s/197077285/a2.img" border="0"/></a>

Read more...

 

[gerade]

Hei, Alle, tiden er vi støter på et problem med klokke gating celle. Synplify legger alltid en AND-port bak låsen, innganger til og er en global klokke (vanligvis med iso suffiks) og klokken generert fra låsen. den VHDL er vist nedenfor, library IEEE; bruk ieee.std_logic_1164.all; enhet clock_gating er port (CPEN: ut std_ulogic, CP: i std_ulogic; EN: i std_ulogic; TE: i std_ulogic); end clock_gating; arkitektur RTL av clock_gating er signal latch_enable_s: std_ulogic; signal clk_latched_s: std_ulogic; signal clk_enable_s: std_ulogic; begynne - ELLER gate for TE før klokken gating klinke latch_enable_s

 

[gerade]

kan noen gi meg en hånd?

 

[r_e_m_y]

Hei gerade, Når du skriver:

 clock_gating_latch: prosess (CP, latch_enable_s) begynne if (CP = '0 ') da clk_latched_s