spørsmål om IC designflow

[sandusty]

Vi kan få transistoren nivået CKT fra back-end verktøyene etter fullføre p & r.

Men jeg er vandrende hvordan kan vi putte tilbake ledningen RC i krydder netlist?Selv vi exrtact disse RC, hva ledningen modellen verktøyene kan legge ledningen RC tilbake??L-modellen?E'lmore modell?Transimission modell?

 

[Libo]

Jeg tror designe fra gate nivå til transistoren leve er en virkelig hard jobb hvis ingen cad verktøy.Løsningen er gjenbruke std cellen.

 

[tom123]

I digital IC design, vi vanligvis bruker sdtandard celle lib å realisere vårt system.

Den minimale deler at vi kan håndtere er portene i lib,

så tror jeg at transistoren nivået netlist er vanskelig å få.hqqh skrev:

Hei,

Jeg er litt forvirret om design methodes for ICs.

jeg vet det er en top-down og bottom-up design flow.

hvis jeg har en top-down design flyt som dette:design spesifikasjon -> behavioral description -> RTL beskrivelse ->

funksjonelle verifikasjon og testing -> logikk systhesis ->

gate-nivå netlist -> logisk verifikasjon og testing -> floor planlegging ->

fysisk layout -> layout bekreftelse -> gjennomføringMitt spørsmål:

er det mulig å få en transistor-nivå netlist når gate-nivå netlist er laget (jeg vil gjerne effektuere Spice simuleringer)?
kan noen gi meg en god link om IC design methodes?takk på forhånd,

hqqh

 

[maniasonic]

hvorfor vil du simulere til digital design under krydder?det vil være helt saktere og gjør ikke noen mening.normalt, er en gate nivå simulering nok for enda hi-speed design.

 

[cikyen]

Så lenge du har et krydder netlist bibliotek, så du alltid kan konvertere verlilog netlist til et krydder, transistor-format ved hjelp nettran i Hercules.

Men, bare huske på at kan HSpice ikke ta i store design.Det vil aldri komme tilbake resultatet for deg hvis du gir den en full design (mer enn 1K porter).Du ønsker kanskje å bare trekke den kritiske banen for HSpice simulering.Du kan alltid gjøre det ved hjelp av PT-SI fra Synopsys.

 

[hqqh]

Hei,
de 3 filene i innlegget ovenfor, er de samme filene.beklager for det.nettleseren min (opera7.01) spurte meg tre ganger om filen skal sended til elektroda-forum og jeg kunne bare fortsette hvis jeg klikker ja.
Hadde noen lignende problemer?

hilsener,
hqqh

 

[cawan]

til store system syntese, gate-nivå er tilstrekkelig til å utføre relaterte analyse og simulering.transister nivået er for komplisert til å vurdere for IC design flyt hensyn til ASIC eller FPGA-teknologi.selvfølgelig noen av de kritiske hendelsen som metastability, kappløpssituasjon og etc. bør vurderes, men transister nivået er ikke egnet til å være gå i detalj om ASIC design.stedet er systemdesign viktigere å bli lagt vekt på ASIC design.hvis jeg er feil, vennligst råd.

 

[hqqh]

Hallo,

takk for svar.They were very helpful.

til cawan: i patentet US06493850 fra Texas Instruments "Integrated circuit design feil detektor for elektrostatisk utladning og lås opp programmer" et verktøy er beskrevet som kan simulere hele ICS på transistor nivå for å oppdage andre spenninger.og derfor spurte jeg, fordi jeg trodde på en standard ic designprosessen det er en top-down design flow.hvis ja du har bare gate-nivå netlist, som ikke er nyttig for transistoren nivå simuleringer.

beklager hvis patentet dokumentet er ikke koblet.Jeg har problemer med å attatch filer i elekroda.i dont know why!
Beklager, du må logge inn for å vise dette vedlegget

 

[VSOP]

Egentlig, du har gjort en q-nivå netlist utføring oppsettet verifisering (jeg mener LVS).Men å få tilbake den q-nivået liste er fullt dependend på hva flyt du adopterer.Hvis bedriften har eget bibliotek, ja, kan du få Q-nivået netlist, på den andre siden, vil du aldri se at hvis du samarbeider med ASIC huset.Men jeg har ingen anelse om hvilke verktøy som er i stand til å trekke ut SPICE q-nivå netlist.

 

[stewmal]

Hvis du gjør en grei digital design bør du ikke trenger å gjøre krydder simuleringer.

Hvis du gjør en digital PLL, DLL, eller noe som ikke er klinke til låsen eller FF til FF så ønsker du kanskje å simulere med SPICE-modeller.

stew

 

[lassyy]

Ja, du kan, men først må du ha et krydder / CDL netlist bibliotek med alle enheter, hvis gate nivå netlist er Verilog netlist.du må oversette det å krydre eller CDL netlist.Vanligvis bruker jeg "nettran" å gjøre dette, endelig å kombinere de to netlists sammen.

 

[zoz86]

u kanne fikk dspf filen fra mange
rc-komfyr og sim det å løse
dette problemet.
Men som jeg vet, de fleste rc-komfyr kan
Kun supprot Flaten dspf formatet godt,
dårlig hierarkisk format

 

[ttspice]

Uansett hvilken flyt du adoptere, så lenge du kan få layouten er klar, kan du bruke LPE redskap for å pakke transistor-nivå netlist og parasittsykdommer RC (valgfritt).Den netlist kan simulere med noe krydder simulator.Vanligvis gjør vi det for mindre mixed-mode IC som trenger nøyaktig simulering med parasittiske RC som er generert av layout.For logikk design, bruk HDL simulering i gate-nivå er nok.

 

[z81203]

normalt, for digitale ic, er gate-nivå netlist nok til å kjøre digital simulering.for blandet og analoge ic, må du ha transistor nivå netlist å kjøre krydder simulering.
hvis leverandøren gi deg gate og transistor nivå bibliotek, kan du gjøre det.hvis ikke, kan du få transistoren nivå netlist etter P & R layout.

 

[philewar]

hqqh skrev:

Hei,

Mitt spørsmål:

er det mulig å få en transistor-nivå netlist når gate-nivå netlist er laget (jeg vil gjerne effektuere Spice simuleringer)?
kan noen gi meg en god link om IC design methodes?

 

[hqqh]

Hei,
Jeg er litt forvirret om design methodes for ICs.
jeg vet det er en top-down og bottom-up design flow.
hvis jeg har en top-down design flyt som dette:

design spesifikasjon -> behavioral description -> RTL beskrivelse ->
funksjonelle verifikasjon og testing -> logikk systhesis ->
gate-nivå netlist -> logisk verifikasjon og testing -> floor planlegging ->
fysisk layout -> layout bekreftelse -> gjennomføring

Mitt spørsmål:
er det mulig å få en transistor-nivå netlist når gate-nivå netlist er laget (jeg vil gjerne effektuere Spice simuleringer)?kan noen gi meg en god link om IC design methodes?

takk på forhånd,
hqqh

 

[eda_wiz]

Jeg har også den samme tvil?der vil vi få Transistor nivået netlist fra??

tnx

 

[kbulusu]

Hei,
Først kommer til å tvile, er det mye mulig å generere Transistor nivå netlist selv når u har gate nivå netto listen.Egentlig u trenger en transistor nivå simulator for jobben u ønsker å gjøre ...

Jeg kjenner et verktøy kalt Star-SimXT som bruker Milkyway database for å redusere størrelsen på de detaljerte standard parasittiske format (DSPF) filer.Det transistor-nivå simulator tar parasittiske modellene fra DSPF filer og rygg-annotates dem i HSpice netlist.nå u kan gjøre full krydder nivå simuleringer.

om jeg tar feil, gjør corrrect meg.thx

Kiran.

 

[okguy]

HSIM kommer med en liten programvare alarmert v2s.
Det konvertere Verilog til Spice.
HSIM kan lese DSPF, så høres det å være løsningen.

OkGuy?

 

[visualart]

Den IC flyt av Cadence er den beste,
u kan få hjelp fra www.cadence.com