spørsmål om metall fylling

F

field_catcher

Guest
Hello All,

Når vi er ferdig med oppsettet er metall fylle brukt til å dekke tetthet kravet.Tie Vi gjør metal fylling til jord eller la den flytende?hvilken som er bedre?Takk!

 
Usialu du trenger å gjøre fylling for hver metall lag.Hvis jeg har sjansen til å plassere store deler av metall oppå hverandre jeg vanligvis prøver å koble dem til VCC / VEE bare å ha litt mer bypass cap.
For noe annet jeg la det flyte.

 
Du bør bruke dummy metall utfylling til du får en tetthet på> 25% - en forutsetning for metall etch prosesser i fab.Den dummy metall trenger ikke være koblet til noe, men ikke plass dummy metall over kritisk analoge cricuitry eller matchet komponenter (f.eks gjeldende speil etc)

 
Colbhaidh skrev:

Du bør bruke dummy metall utfylling til du får en tetthet på> 25% - en forutsetning for metall etch prosesser i fab.
Den dummy metall trenger ikke være koblet til noe, men ikke plass dummy metall over kritisk analoge cricuitry eller matchet komponenter (f.eks gjeldende speil etc)
 
Hei,

Bare for deling.I min erfaring har det vært rapportert om skader på IC for store flytende metall dummies.De fleste av dem forårsaket av lossing av statisk elektrisitet på disse metallene under CMP prosessen.Gjennom mikroskopet ble det sett helt klart en stor "bombe" (dvs. brent mark) ble vist på visse ICs med store flytende metall.

Min anbefaling er å holde den på bakken hvis ikke altfor vondt å gjøre det.

 
Alle dummy metall bør være koblet til noen fikse potensielle.For eksempel: i TSMC 0.13um gir feil hvis du igjen noen fil flytende metall, også de gi spesielle metall lag bare for fylling som har ulike regler fra normal metall.

Håper dette hjelper.

Bastos

 
Hello All:
Hvis metallet fylling er koblet til bakken, som et resultat, vil det øke kapasitansen mellom bakken og kritisk node, ex: høy båndbredde krets, filter, etc. .....
Det vil gi en forskjell mellom presim og postsim.Med mindre, metallet fyller paracitic kapasitans er inkludert vurderer.

 
wee_liang skrev:

Hei,Bare for deling.
I min erfaring har det vært rapportert om skader på IC for store flytende metall dummies.
De fleste av dem forårsaket av lossing av statisk elektrisitet på disse metallene under CMP prosessen.
Gjennom mikroskopet ble det sett helt klart en stor "bombe" (dvs. brent mark) ble vist på visse ICs med store flytende metall.Min anbefaling er å holde den på bakken hvis ikke altfor vondt å gjøre det.
 
Hei terryssw,

Jeg tror poenget wee_liang er hvis du binde dummy metal fylling til GND / Vcc, det statisk elektrisitet akkumulert i løpet CMP vil forsvinne straks satt i arbeid, ellers akkumulert statisk elektrisitet kan påvirke påliteligheten eller skade IC.

håper det hjelper.

hilsen,
jordan76

 
Men er ikke at statisk charge is utladning unna thorugh utsiden pin koblet til VDD eller GND, mens under fab behandle denne pinnene er fortsatt flytende?Dessuten vil accumlated statisk belaste skadet umiddelbart IC før slutten av fabrikasjon?

 
CMP kan ikke i seg selv forårsake noen skade.Denne prosessen etterlater om 1um av flere av Teos ovenfor metall linjer.Eventuelle skader må ha kommet fra en ESD hendelse hvor metall er eksponert på overflaten av chip (metall etch etc) eller etter ferdigstillelse ved montering eller noe.
Under Fab behandling, hvis metallet linjene er koblet til noe substrat diode (f.eks N eller P ) så elektrostatiske statisk elektrisitet som kan være tydelig under behandlingen være koblet til wafer underlaget gjennom relevante dioder.Dette betyr at det ikke potyential mellom metall og underlaget så ingen skade.
Men selv forlater dem flytende, ikke moderne behandling ikke forlate resterende kostnad på overflaten (eller ikke).I tillegg bør dummy linjer plasseres over feltet isolerte områder så hvis det var noen restriksjoner, kan det ikke skade noe.

 
I "The Art of analog layout", den dummy motstanden er knyttet til de mest negative voltage.I tror at metall er også knyttet til negativ.

 
Colbhaidh skrev:

CMP selv kan ikke forårsake noen skade.
Denne prosessen etterlater om 1um av flere av Teos ovenfor metall linjer.
Eventuelle skader må ha kommet fra en ESD hendelse hvor metall er eksponert på overflaten av chip (metall etch etc) eller etter ferdigstillelse ved montering eller noe.

Under Fab behandling, hvis metallet linjene er koblet til noe substrat diode (f.eks N eller P ) så elektrostatiske statisk elektrisitet som kan være tydelig under behandlingen være koblet til wafer underlaget gjennom relevante dioder.
Dette betyr at det ikke potyential mellom metall og underlaget så ingen skade.

Men selv forlater dem flytende, ikke moderne behandling ikke forlate resterende kostnad på overflaten (eller ikke).
I tillegg bør dummy linjer plasseres over feltet isolerte områder så hvis det var noen restriksjoner, kan det ikke skade noe.
 
Takk til andre for å forstå mine kommentarer tidligere.

Min anbefaling er slik:

Hvis metal dummies er store (f.eks 100um x 100um eller mer), er det anbefalt å knytte det til jord potensial.

Hvis metal dummies er mindre, bør det være OK å holde dem flytende.

 
alle lag og alle del i ic oppsettet må være koblet til noen potensial.Det er ille å ha flytende metall eller godt eller annen komponent everithing må være tilkoblet.

 
Det avhenger vel av Design regler fab, men som regel kan du forlate dummy flytende metaller.
For store metaller som nevnt ovenfor, bør det være "Antenne regler" som dekker dette problemet.Da må du koble dem til diffusjon.

I tilfelle koble deg dummy metal til eventuelle det ville være goodidea å forlate et større gap mellom disse og signalledninger.
Hvis du kobler dem du kan bruke disse dummy metaller som ekstra decoupling cap - dvs. M2-VEE M3-VDD - det er ikke stor lue men hver ff teller ....

 
ikke kjenner noen eller har en "gratis" verktøy som kan gjøre denne jobben?

 
faktisk jeg betydde noe sånt som en ferdighet program som kan håndtere dette, 'coz vi har bare et komplett Cadence pakke ...

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top