Spørsmål om Prime time

[MohEllayali]

Hei alle,

Jeg begynner å bruke førsteklasses gang jeg kjører et skript til genrate en SDF fil

mine grunnleggende forståelse er at Prime time parse en. db eller. lib fil og exctract noen forsinkelse informasjon fra det og sette det i SDF fil?

så med denne (kan være galt ide), jeg kjøre dette skriptet

Code:

satt search_path ".. / lib"

read_lib "./lib/DARE180_IO_LBP_TYP.lib"

satt link_path "* DARE180_IO_LBP_TYP"

read_verilog Verilog / IO_LBP_design.v

current_design IO_LBP_design

link_design

satt rc_slew_derate_from_library 1

satt rc_slew_lower_threshold_pct_fall 0

satt rc_slew_lower_threshold_pct_rise 0

satt rc_slew_upper_threshold_pct_fall 100

satt rc_slew_upper_threshold_pct_rise 100

satt rc_input_threshold_pct_rise 50

satt rc_input_threshold_pct_fall 50

satt rc_output_threshold_pct_rise 50

satt rc_output_threshold_pct_fall 50

# set_load 5 [all_outputs]

# set_input_transition 1 [all_inputs]

set_operating_conditions-biblioteket DARE180_IO_LBP_TYP Typ

write_sdf kontekstbyttet verilog. / IO_LBP_design.sdf
avslutt

 

[WzWzWz]

PT er i hovedsak kontrollere statisk timing analyse, SDF er en utdatafilen etter analyse.
Resultatet skal være OK, dette er kun beregnet med bord og last.
Du kan beregne det ved håndboken hvis du vil.

 

[Shelby]

Den 1.013ns forsinkelsen er beregnet ut fra den første tabellen i. Lib fil for pin Z, relatert pin A, celle stige.Sjekk din design for skriving overgang og utgang capacitace og du kan bruke disse for å manuelt anslå verdi basert på bordet.

Du kan også prøve report_delay_calculation kommando for å få mer informasjon om hvordan cellen forsinkelsen ble calcualted

 

[MohEllayali]

Takk fyrene,
Som virkelig hjalp meg, tenkte jeg at det PT gjorde var nettopp analyseproblemer en ASCII-fil, faktisk threr er noen beregninger gjort.
Jeg vil se resultater for hånd

Takk