spørsmålet i Verilog

[sriramsv]

hei,

er det mulig å definere 2 moduler på samme side mens koding i Modelsim.

 

[echo47]

Mener du "i samme fil"?
Ja.Som fungerer med alle Verilog kompilatoren.

 

[alltid @ smart]

sriramsv skrev:

hei,er det mulig å definere 2 moduler på samme side mens koding i Modelsim.

 

[pinu]

ja, det er mulig, i top-down modellering eller nedenfra og opp modelling.If u vil detaljer jeg kan sende den.

 

[nanako]

ja det er mulig like

modul abc (.....);endmodule

modul def (....);

endmodule

modul xyz (....);

endmodule

Men når du kompilerer for å kjøre må du påkalt opsjonen-v file.v om ikke noen av modulene kan ikke oppdages under kompilere for simulering.

 

[sriramsv]

hei pinu,

yeah jeg ønske disse detaljene.hvis u kunne sende meg som vil bli gr8