Spørsmålet om fastsettelse av systemet fart

[mr_byte31]

Hei Jeg har et lite spørsmål om fastsettelse av systemet hastighet (klokke frekvens) Nå har jeg fullført min AES systemet jeg skrev alle system i Verilog og da jeg syntetisert den ved hjelp Synopsys Design Compiler og brukes TSMC 90 nm nå vil jeg vite max klokke frekvens som jeg skal bruke, slik at systemet kan kjøres uten brudd (setup tid, oppholdningen tid ,..........)

 

[vlsichipdesigner]

hei, mine 2cents, Hva er den lengste kritiske stien i design, betyr hvor mange stadier av logikk du har i banen, dette vil du være å vite i RTL. ck -> Q forsinkelse + setup tid på flop + setup margin + logikk nivåer (forsinkelser) <klokke periode. Gi en kjøre basert på estimat av din klokke freq. myprayers, chip design gjort enkelt http://www.vlsichipdesign.com

 

[mr_byte31]

er ikke det noen ting i verktøy som kan beregne klokkehastighet?

 

[Syswip]

Hei mr_byte31, DC kan ikke anslå noe tidspunkt uten å kjøre syntese. Jeg tror ikke at DC har bygget på alternativer for å tillate å kjøre syntese før du vil ha max frekvens. Du bør skrive DC skript for det. Still deg klokke periode (det kan være urealistisk for første gang) kjører syntese sjekk timing brudd. Nå kan du stille realistiske klokke perioden. Bests, http://syswip.com/

 

[mr_byte31]

Jeg tror etter syntesen er det lett å verktøyet for å beregne klokkefrekvensen jeg vet det kan få kritiske stien så hvorfor ikke det ikke kan beregne klokkefrekvensen Jeg tror at presisjonen mentor kan få max frekvens etter syntese

 

[Syswip]

Hei mr_byte31, vet jeg ikke om "mentor presisjon", men i DC bør du kjøre kompilering flere ganger for å anslå max frekvens. Du kan også stille svært høy frekvens og etter kompilering finne den lengste timing stien for å estimere maks klokke. Men det anbefales ikke. DC anbefaler ikke til over begrensningen utforming mer enn 10%. I ditt tilfelle (AES kjerne) kan du set500 - 550 MHz klokke som utgangspunkt. Bests, Syswip