spartanske 3E Starter Kit - DDR Problem

[alsig]

Hei,

Jeg har nettopp kjøpt en spartansk 3E startpakke fra Xilinx og det synes at det er et problem med DDR-brikke.

For å gjøre en enkel test av brettet jeg laget et prosjekt i EDK inkludert DDR kontrolleren.
Jeg også minnet test og en UART for std I / O.Når du kjører minnet teste alle mislykkes, 8, (16 og 32 bit) Prosjektet er laget av veiviseren, og jeg har sjekket at revisjonen av styret er riktig.

Etter noen timer med å undersøke det later til at jeg kan skrive og umiddelbart lese den tilbake, men hvis jeg "vente" noen få linjer med kode resultatet er ødelagt da jeg leste den tilbake.

Jeg har sjekke ". Ucf" fil for eventuelle feil, men det fortsatt ikke fungerer.

Er mitt bord skadet?

Best Regard
Jens Ravn Alsig

 

[banjo]

Er du skrive til én minneposisjon i DDR DRAM eller flere steder.Hvis du skriver til ett sted, så det er mulig at dataene fremdeles på bussen som du umiddelbart leses tilbake.Hvis du skriver til flere steder og alle steder er korrekt når du leser tilbake umiddelbart, men svikter etter en tid, så det høres ut som kontrolleren i FPGA er ikke kjører DRAM refresh sykluser.

DDR DRAM krever korrekt oppsett gjennom modus registrerer kommandoene før de skal betjene.De er ikke bare starte opp og gå enheter.Kontrolleren koden innenfor FPGA må kompileres med de riktige innstillingene for DRAM-enheter inkludert i brettet ditt.Uten disse innstillingene vil DRAM ikke riktig initialisert og vil aldri fungere.Sørg for at disse parametrene blir gått inn i kontrolleren.Se på din Synthesis advarsler for å sikre at det ikke er bare å ta noen vilkårlige standardverdier.

Visste Starter Kit komme med noen demo-bits filer?Hvis det er et minne demo bit-fil, kan du legge denne til minst teste brettet.

 

[alsig]

Minnet test som jeg løp var den som ble automatisk generert av EDK programvaren og den skriver flere adresser.Hvis jeg husker riktig, det skriver 1024 adresser i 32 bit test, 2048 i 16 bit test, og 4096 i 8-bit test.

Jeg tror at DDR chip og kontrolleren er riktig konfigurert, fordi jeg brukte veiviseren fra Xilinx å generere bitstrøm.

Styret var programmert da jeg fikk den, men DDR brikke ikke ble brukt i dette programmet.

Er det noen som kan generere en bitstrøm som har tilgang til DDR chip og skriver resultatet til UART?

 

[Channing]

Var du med EDK 9.1i for design ditt?Og var du bruker opb_ddr 2.00.c?I så fall kan du endre opb_ddr å 2.00.b og prøv igjen.

Håper det hjelper.

 

[amemsyco]

Hei, vil bare fortelle alle at løsningen foreslått av Channing fungerer for meg.Endre versjonen av mch_opb_ddr til 1.00.b (jeg bare redigert *. MHS fila og endret 'c' til 'b').Jeg bruker EDK 9.1.02i og jeg hadde det samme problemet med styret mitt.Takk Channing!

 

[ship_baba]

bare ta en referanse design til å prøve ut eller lage støtte logg inn Xilinx

 

[amemsyco]

Hei!Bare fant dette svaret i Xilinx Svar Database.

http://www.xilinx.com/xlnx/xil_ans_display.jsp?iLanguageID=1&iCountryID=1&getPagePath=25390

Men jeg har ikke prøvd den ennå.

EDIT: Jeg har prøvd løsningen nå og det fungerer.