synkron minne: adresse / data endres der klokken kant?

[buenos]

Hei

idet jeg vet, det synkrone grensesnitt (SDRAM-data/addr, DDR-adresse) sample data / adresse på CLK stigende kanten.

Men hva jeg vil gjerne vite, da endrer de data / adresse på bussen?på CLK stigende kant eller fallende kant?
Hvis du på samme stigende kanten som det er brukt for prøvetaking, så hold marginene er svært kritisk.

Kode:________ ________ _____

CLK ____/ \ ________/ \ _______/____ __________________ ________________ _____

Data ____X__________________X________________X_____ denne?______________ __________________ ___________

Data ______________X__________________X___________ eller denne?

 

[echo47]

Moderne høyhastighets RAMs har kritiske timing.Tidspunktet detaljer skiller mellom enheter typer, så du bør se datablad på din enhet, eller kanskje til tilsvarende JEDEC-standarden, hvis den finnes.For eksempel her er JEDEC DDR2 SDRAM spec:
http://www.jedec.org/download/search/JESD79-2B.pdf

Jeg innser at ikke helt svare på spørsmålet ditt, men hvis du trenger hjelp til å forstå en bestemt data ark, fortell oss hvilken, og jeg er sikker på at noen her kunne hjelpe deg.

 

[buenos]

Takk.
jeg vite hvorfor timing er avgjørende.(Utgang forsinkelser, skews, jitters, PCB routing ...)
men å lage en timing analyse, jeg må vite, hva som er referansepunktet (teoretisk tid øyeblikket) for et signal overgang.På et bestemt tidspunkt øyeblikk, eller en halv klokke periode før det.dens en stor forskjell.

som konkret, jeg ønsker å forstå nå, DDR1 minneadresse buss timing.fordi det påvirker PCB design regler:

hvis T_h_mar = T_o_delay - T_ih - T_skew
så hold er svært kritisk, data spore lengden skal være mye kortere enn ref.CLK lengde.(På grunn av endringen i stigende kant)
hvis T_h_mar = T_clk / 2 T_o_delay - T_ih - T_skew
Hold deretter er mindre kritiske, data spore lengde bør ikke være mye kortere enn ref.CLK lengde.(På grunn av endring på fallende kant)

Jeg tror den andre ville være mer fornuftig, men jeg fant den første i 1 appnote.(Vedlagt fil, side 26)

dataark: http://download.micron.com/pdf/datasheets/dram/ddr/256MBDDRx4x8x16.pdf
Beklager, men du må logge inn for å vise dette vedlegget

 

[buenos]

Jeg fant diagrammer i denne appnote: http://download.micron.com/pdf/technotes/ddr2/tn_47_01.pdf
(Side 17)

de sier det endringer på fallende kant.
men LX Layoutguide (vedlagt) sier de ikke tar inn acoount halvparten klokken perioden, så det sier endringen er på stigende kanten.hvem har rett?

(Micron appnote handler om DDR1, andre er om DDR2, men som jeg vet, adresse buss arbeidsmetoden er den samme for: SDRAM, DDR1, DDR2. Eller ikke?)

 

[Iouri]

Hvilke FPGA bruker du?Alter har ganske god app notater hvordan du tilordner conctrains base TSU, Th, PCB

 

[buenos]

Vel, jeg er faktisk ikke bruker FPGA for minnet (en AMD prosessor med bygninger i DDR-kontroller).Jeg bruker Xilinx-SP3 til andre formål.

 

[echo47]

Jeg er ingen ekspert på DDR SDRAM timing, men jeg tror ADRESSE er referert til stigende kanten av CK (se TIS og TIH i Microns datablad figur 34), DQ skriver data er referert til begge kantene av DQS (se TDS og TDH I figur 50), og DQ lese data blir også referert til DQS (se tDQSQ og tQH i figur 35/36).Husk at DQS er toveis - det er en inngang under skrive, og en produksjon i løpet lese.

 

[buenos]

takk, men jeg kjenner allerede disse.
spørsmålet er, når gjør mem.controller satt adressen til bussen?en halv CLK før prøvetaking stigende kanten, eller 1 full CLK perioden før?og når den neste?

 

[echo47]

DDR-datablad figur 34 viser adressen bussen er "ikke bryr seg" utenfor TIS-til-TIH intervall, så det spiller ingen rolle når minne kontrolleren endrer adresse-verdien, så lenge den er stabil mellom TIS og TIH.Eller kanskje Jeg er fortsatt ikke forstå spørsmålet ditt?

 

[buenos]

det viktig når den endres, fordi det tar tid for kontrolleren IC og buss å stabilisere adresse på bussen.spørsmålet er ikke det har nok tid?

jeg så det "dont care" s, men det betyr da innspill doesnt bryr seg om det.output skal bry seg om det tidligere, på grunn av ovennevnte årsaker.

 

[echo47]

Det høres ut som du allerede forstår DDR minne timing.

Tidligere du nevnte en AMD-prosessor.Prøver du å forstå timingen kompatibilitet mellom AMD prosessoren og DDR minne?

Hvis det er riktig, så skal jeg bøye ut.Forhåpentligvis noen andre her er kjent med AMD Geode.

 

[buenos]

så sier du at det er ikke standard?for alle kontrollere?
prosessoren datablad doesnt fortelle for mye om det.Jeg har tilgang til all dokumentasjon, så de er heller ikke mye bedre.kanskje noen på AMD kunne fortelle mer.satser de ikke.det er vanskelig å ta en kontakt med dem.intellektet aalso ikke stort bedre.de beregne, test, så de forteller anbefalte PCB design regler.
Kanskje jeg ikke trenger å forstå det.