Synops.

[vladr]

Hjelp!

Jeg har nettopp installert FPGA Compiler 3.7.0.7408 (2001,08-FC3.7) og lastet opp en VHDL-fil.Problemet er, for nesten alle teknologier (Atmel, Cypress, Lattice, osv.) jeg ikke får noen timing informasjon etter optimalisering (anslått clock freq. Sier "nei stier", og alle klokke <-> kombinatoriske forsinkelser er N / A alle klokke <-> klokke forsinkelser er 0) og mine begrensninger er generelt ignorert - bare Altera og Xilinx arbeidet for meg.Har jeg feilkonfigurert noe, eller er FPGA Compiler mangler timing informasjon for de produsenter?Hvordan kan jeg optimalisere uten timing informasjon?!

Jeg vil bruke Synplify, bortsett fra at Synplicty ikke støtter noen av de brikkene jeg er spesielt interessert i (for $ $ $ grunner).

Vennligst se vedlegg for sammenlignende utganger mellom en Xilinx (god) og Cypress (dårlig) kjøres.

Takk!

Skål,
V.

 

[kinysh]

Jeg bruker aldri timing av Synopsys FPGA.

det er søppel.aldri fortelle deg noe meningsfylt.

Men synplicity's er mye bedre, hvis det sier det kan kjøres 30M, så Xilinx kan virkelig kjøre rundt 30MHz.

 

[Lipton]

kinysh skrev:

Men synplicity's er mye bedre, hvis det sier det kan kjøres 30M, så Xilinx kan virkelig kjøre rundt 30MHz.

 

[vladr]

Lipton skrev:kinysh skrev:

Men synplicity's er mye bedre, hvis det sier det kan kjøres 30M, så Xilinx kan virkelig kjøre rundt 30MHz.

 

[Lipton]

For enheter større enn Virtex2-1000 feilmarginen er vanligvis 15-20%.
For enheter mindre enn Virtex2-1000 feilmarginen er vanligvis 5-10%

Den eneste nøyaktig tidspunkt rapporten er gjort etter PAR.

 

[kinysh]

Lipton skrev:

For enheter større enn Virtex2-1000 feilmarginen er vanligvis 15-20%.

For enheter mindre enn Virtex2-1000 feilmarginen er vanligvis 5-10%Den eneste nøyaktig tidspunkt rapporten er gjort etter PAR.