Synopsys.

[shahal]

Fyrene

noen har erfaring med Synopsys DC 2007,03-SP *?Noen har noen erfaring i registrene blir optimalisert ut når de ikke er anta å være optimalisert ut?Jeg har fått høre om dette gjennom garpe vintreet og lurte på om gyldigheten av denne uttalelsen.

Takk

 

[avimit]

spooky er det ikke

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

.Jeg vil prøve det ut og gi deg beskjed.Har du en sak der du har sett den gjøre det?
kr,
Avi
http://www.vlsiip.com

 

[shahal]

Ingen bare høre rykter, så prøver å kontrollere den.Bare slapp et møte med Synopsys, de fornekter det.

 

[rakko]

Jeg tror ikke noe så enkelt som dette ville ha fått ved Synopsys QA team.Etter å ha sagt dette er det normalt for en syntese verktøy for å optimalisere bort registre.Dette skjer spesielt i pipline design så lenge design funksjonalitet forblir den samme.Likeledes er det mulig for at verktøyet skal kombinere og re-time ulike stadier i designprosessen for å lagre registre.Selvfølgelig åpenbare seg som FN-forbundet utganger og multi-drevet ledninger .......
Jeg personlig synes dette er et rykte spres med Magma mennesker.

 

[shahal]

Ja jeg tror det ryktet også.Jeg sjekket med noen andre kilder, har ingen hørt om det.Beklager hvis jeg skremt noen ..

 

[avimit]

Kjære rakko,
Hvis det var så sikker på at Synopsys QA ikke ville la det gå, så hvorfor Synopsys vil anbefale formelle bekreftelse "av netlist produsert av design kompilator?Hele ideen om formaliteter er å fange insekter i DC.
kr,
Avi
http://www.vlsiip.com

 

[rakko]

Jeg tror hensikten med FV er å sjekke netlist aginst yout RTL-kode.Det pleide å være at design var enkle og dynamisk verifikasjon ble brukt til å fange innlegget syntese bugs.Disse dagene netlists er for komplekse og kjører alle verifikasjon suiter på netlist er for tregt, og bare ikke praktisk lenger.Så, er en måte å kontrollere at netlist er like god som RTL å bekrefte RTL bruke alle testene og bruk FV å sørge netlist er identisk med RTL.Så, jeg tror hensikten er å gardere seg mot feil innført av designere som tilfeldigvis fjerner et par linjer av netlist mens fixing timing brudd hånd.

Ikke misforstå, jeg sier ikke Synopsys er perfekt, men tror ikke de går glipp av svært enkle ting.

 

[arunragavan]

ja du er sant.Jeg har sett noen innlegg på deepchip på 07,03 DC har mange bugs i seq.Opto.

 

[armardu]

Selvfølgelig åpenbare seg som FN-forbundet utganger og multi-drevet ledninger .......
Jeg personlig synes dette er et rykte spres med Magma mennesker.