L
ls000rhb
Guest
Hei alle
Kan du hjelpe meg å løse denne advarselen
I min design, er det en clock_divider modulen å dele kildekode klokke til flere klokker å bruke i andre moduler.
Når du kjører syntese i Synplify, en advarsel show "Fjerne eksempel u_clock_divider of view: work.clock_divider (verilog) fordi det ikke er noen referanser til dens resultater.
Jeg vet ikke hva dette advarsler betyr.
hvordan du løser denne advarselen?
Takk & Best Regards
Kan du hjelpe meg å løse denne advarselen
I min design, er det en clock_divider modulen å dele kildekode klokke til flere klokker å bruke i andre moduler.
Når du kjører syntese i Synplify, en advarsel show "Fjerne eksempel u_clock_divider of view: work.clock_divider (verilog) fordi det ikke er noen referanser til dens resultater.
Jeg vet ikke hva dette advarsler betyr.
hvordan du løser denne advarselen?
Takk & Best Regards