syntese av type konvertering funksjon

[guzhal]

"Er den type konvertering funksjonene i VHDL er synthesizable."<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />

 

[megastar007]

Ja.Synthesizable

 

[Tan]

ja de er syntheisable

 

[guzhal]

når jeg prøver å skrive konvertere en 32 bit til et heltall, og syntetisere koden, gir den feilen som nedenforFEIL: Argumentet størrelse 32 til heltall konvertering 'CONV_INTEGER' er for stort (File ieee_synopsys / std_logic_unsigned.vhdl, Line 81182)

men når jeg gjør det samme for en 16 bit, fungerer det bra ..
Jeg klarer ikke å få det problemet er ..............
er det den type konvertering conv_integer er begrenset til noen biter ......
kan noen hjelpe meg i denne ...<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />

 

[rsrinivas]

heltall er en signert 32-biters tall i Verilog 2001 Standard I guess.

 

[guzhal]

nei.heltall er 32 bit, men jeg er konvertering av en 32 bit data std logikk vektor til heltall,
det er ikke slik.i VHDL

 

[shiv_emf]

chk ut Language Reference Manual