Syntese begrensninger ...

[sareene]

Hvordan input delay og utgang forsinkelse og klokke begrensninger er definert under syntese?

 

[sree205]

input og output forsinkelse begrensninger er gitt som en tommelfingerregel, typisk 20-40% av klokken perioden.

 

[MarcS]

Det avhenger av utformingen - bottom-up eller top-down. I en bottom-up design stil (som er den vanligste) du utformer blokken før du utformer på øverste nivå som samler blokkene. I dette tilfellet har du ingen informasjon om signalforsinkelse utenfor blokken fordi det ikke har blitt designet ennå. Så du må beregne en realistisk input / output forsinkelse med en tommelfingerregel eller annen flyt metodikk teknikk. I top-down design stil, er det øverste nivået designet først og deretter blokken er konstruert i henhold til spesifikasjonene overlevert fra de øverste nivå krav. I dette tilfellet har du nøyaktig informasjon om hva input / output forsinkelser faktisk er, fordi de har blitt utformet før du designe din blokk.

 

[jbeniston]

[Quote = sareene] Hvordan input delay og utgang forsinkelse og klokke begrensninger er definert under syntese? [/Quote] Med set_input_delay, set_output_delay og create_clock kommandoer?

 

[pmat]

Ja, dvs riktig ... Pavlos