Syntese

[sachin maheshwari]

hei
wat er den grunnleggende behov for å gjøre syntese. (VHDL)

 

[bigrice911]

grunnleggende behov er å ha en syntese verktøyet.du har mange valg!

 

[tosonal.jain]

sachin maheshwari skrev:

hei

wat er den grunnleggende behov for å gjøre syntese. (VHDL)

 

[zhangpengyu]

klokke slektning og RST.
timing.

 

[vinodkumar]

hei
hvis du ser VLSI design syklus, først vil vi definere problemet med noen begrensninger, til tht vi skriver formell beskrivelse hjelp VHDL eller verilog.the skriftlige koden kan brukes til å gjøre simulering (funksjonell bekreftelse)., men behovet er VLSI designer bør gi HW.tht kan gjøres når vi gjør syntese etter koden skrevet med synthesizer.

Utdatafilen av en synthesizer er et netlist består av komponenter og deres sammenkoblinger, komponent er tildelt, schduled og kartlagt basert på kode som er skrevet.

viktig ting å merke seg er dont forventer syntese verktøyet for å gi en optimal netlist for et verste kode skrevet.

bye finne flere frm andre tekster i styret.

 

[sanjay298]

hei

Grunnleggende behov for syntesen er syntese verktøy.det er mange nivåer i VLSI design som RTL, Gate Level, Circuit Nivå osv. u ha verktøyet på hvert nivå for syntesen.hvis u vil syntesen av ur VHDL kode enn u må behovet for å sikre at ur kode er synthesisable fordi alle VHDL påstandene er ikke synthesisable.I utgangspunktet var VHDL ble opprettet som en testing og verifikasjon språk.Senere pepole / designere begynte å bruke språket for simuation og syntese.U må også unngå låsene i syntesen.

 

[nandhika]

hei,

Grunnleggende behov for å gjøre syntese er å få en netlist (Gate nivå) fra koden.

 

[lever]

du må designe netlist (som VHDL)
Og du må ha syntese verktøyet.Det kan ikke fravikes.
Selvfølgelig må du ha evnen til å bruke verktøyet

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />sachin maheshwari skrev:

hei

wat er den grunnleggende behov for å gjøre syntese. (VHDL)