The Impaction av CTS til utformingen

[crystalfish]

Hei
Vi vet alle at når du bruker SoCE til syntese klokken treet, må vi håndtere *. ctstch filen.Denne filen angir tre viktige parametere til klokken tre, ventetid, det skjeve og overgangen tid.Så spørsmålet mitt er, hvordan disse tre påvirke utformingen?
Så vidt jeg vet, har klokken ventetid viss effekt på å kjøre frekvensen av systemet og klokken skew kan føre til at oppsettet / hold tid brudd.Er dette riktig?Og jeg vet ikke virkningen av overgangen ennå, kan noen fortelle meg?

 

[chinnisunny]

OM OVERGANG TIME.Forsinkelse gjennom en celle bestemmes ofte av cellens indre forsinkelse, last at det er kjøring, og innspill overgang (drepte)
• Overgang er tiden det tar for pin å endre tilstand

-------------------------------------------------- --------------------- ELLER

I ASIC er forsinkelsen i en celle påvirkes av:

Innspill overgang tid (eller slew rate)
Den totale belastning "sett" av output transistorene
Netto kapasitans og "nedstrøms" pin capacitances
Disse påvirker hvor raskt inn-og utgang
transistorer kan "bytte"

Større er verdien av klokken overgang tid, større er setup tid, betyr langsom overgang mer tid for transistor (e) for å slå av / på.