Timing brudd i minnet Block

[vcnvcc]

I mitt design, i en av FIFO-blokken i Instantiating inbuilt RAM.Nå Tool (Quatus verktøyet, FPGA basert design) viser noe slikt

Info: Design bruker minne blokker.Bryter oppsett eller hold tider minne blokkadresse registre kan føre til at innholdet i minnet for å bli ødelagt.Kontroller at alle minnet blokkadresse registrerer møte oppsett og hold tidskrav.

Nå kan du foreslå meg hva jeg skal gjøre for dette problemet?

 

[shankarmit]

FPGA basert design har minne som ikke kan operere over visse frekvenser ..sikre at dont angi frekvensen over at selv genererer FIFO bruker coregen ...

Sjekk dokumenter for frekvenser ...Hilsen
Shankar

 

[vcnvcc]

takk Shankar for ur svar ..

Mitt bord der FPGA er 50 Mhz.og min design i FPGA fungerer på 60 MHz ... Selv om det spørsmålet av 2 klokken domene, har omsorgen er tatt for det samme ..
Men hva jeg mistenker er ......... mens du skriver på at FIFO som har startes RAM (@ 60 Mhz) eller lese fra (@ 50 MHz), får en viss mengde data korrupt ... dette er min antagelse ..... synchronizers legges hvor nødvendig ..

Vennligst foreslå noe .......

Hilsen.

 

[shankarmit]

jeg er litt forvirret at ..din styret opererer på 50 MHz betyr ...klokken til FPGA er 60 Mhz eller 50 Mhz ..(Betyr den krystallklare klokken oscillator) ...Lagt etter 2 minutter:Som du sier FIFO data blir ødelagt.FIFO bli ødelagt bare når lengden på FIFO er minimum og det begynner å overskrive ...ta FIFO separat og teste den med inngang 60 MHz og utgang 50 MHz ..FIFO lengden er det viktigste ...sjekke at ...

 

[vcnvcc]

takk igjen Shankar,

Ca 2 klokker,
I design mitt som er lagt i å FPGA i arbeidslivet 60 og 50 MHz.arbeider på ip, den ene siden arbeider på 60 MHz og andre siden på 50 MHz.

Nå komponenter montert ombord alle arbeider på 50 MHz.Og FPGA har 2 klokken pinnene en for 50 N andre for 60 MHz.

Og hva jeg sa abt FIFO data blir ødelagt er min forutsetninger.faktisk er det hele systemer, så det kan være et software problem også.vi er bare anta n får et bilde i tankene ..... hvis du kjenner noen metode for samme plz let me know ......

 

[mpatel]

vcnvcc skrev:

takk igjen Shankar,Ca 2 klokker,

I design mitt som er lagt i å FPGA i arbeidslivet 60 og 50 MHz.
arbeider på ip, den ene siden arbeider på 60 MHz og andre siden på 50 MHz.Nå komponenter montert ombord alle arbeider på 50 MHz.
Og FPGA har 2 klokken pinnene en for 50 N andre for 60 MHz.Og hva jeg sa abt FIFO data blir ødelagt er min forutsetninger.
faktisk er det hele systemer, så det kan være et software problem også.
vi er bare anta n får et bilde i tankene ..... hvis du kjenner noen metode for samme plz let me know ......