timing constraint

[pwq1999]

Jeg skriver kode for å lese flash med en spi-port.jeg bruk signalTap II, og nå jeg encount ett problem.
når jeg endre noen signaler i signaltap II, og syntese igjen, med ingen endring av mine design-kode, men noen ganger dataene kan leses rett, noen ganger lest feil.og i signaltap II, kan jeg se at etter hvert syntese, er forsinkelsen av signalet fra flash variabel, jeg mener ikke en konstant tid, og jeg vet ikke hvordan jeg skal gjøre det!

kan noen hjelpe meg ut?
takk på forhånd!

 

[mmarco76]

Har du gitt til rett tid begrensningen?
Mybe du har timingen feil og derfor ser du ofte dårlige resultater og andre god.

Jeg er klar over at du leter signalene inn signalet trykk med samme klokke du genererer det, ikke sant?

 

[pwq1999]

kanskje signalene som kommer fra blitsen Jeg vil vise en forsinkelse, og jeg vet ikke hvordan jeg skal gjøre tid tvang.Jeg vil ikke forsinke eller mindre forsinkelse når signalet kommer ut blitsen og inn i FPGA.
jeg bruk PLL til å generere en 2x klokke, og bruke den til å eksempeldata Jeg vil vise i signalet tapII.

takk for svar!og kan du gi meg et forslag om hvordan å få tid begrensning i qu (at) rtus 2.

 

[j_andr]

Quote:

hvordan å få tid begrensning i qu (at) rtus

 

[pwq1999]

takk, jeg gjør som det du har beskrevet, og nå kan jeg se det.
takk igjen!