timing Diagram -> VHDL

[Git]

Finnes det et program som lar deg opprette eller laste en timing diagram og deretter lagre VHDL - Jeg trenger ikke bety test benk vhdl, men vhdl å skape resultater i td fra inngangene i td?

Git

 

[r_e_m_y]

Jeg
er redd du blir nødt til å kode det selv<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

 

[tlp71@hotmail.com]

hvis du bruker integrert utviklingsverktøy, som Xilinx, har du et verktøy som grafisk kan opprette en waweform og etter lagre det som vhdl stimulans.
Ha det.