D
davyzhu
Guest
Nedenfor siteres fra Xilinx techxclusive, men hvordan om fan av hver net har forholdet til bred funksjon innganger?Og noen en fortalte meg det perfekte logikk fasen er ikke større enn 3, hvor mange scener vil du velge?Og et dumt spørsmål: hvor du setter denne parameteren i Ise?
Hvis du ønsker å kjøre på 200MHz i en Virtex-II -5 del (forsinkelse gjennom LUT til X / Y-utgang er 0,44 ns), bør du begrense koden ikke å bruke mer enn 6 logikken nivå før de er registrert.
You must also consider the placement of that logic.
Som tilsvarer en 4096-biters bredt funksjonen implementert i 6 nivåer av logikk, og det kan fortsatt møte timing. Dette er ikke en sannsynlig funksjon og kan være noe begrenset ettersom du må huske på fan ut (riktignok en begrenset faktor i Virtex-II) for hver nettet.
Du må også vurdere plassering av at logikk.Med andre ord, gi deg selv en pute for å muliggjøre plassering og ruting kan du derfor begrense funksjonen til 256 innganger, som fremdeles er et svært bredt funksjon.
Davy
Hvis du ønsker å kjøre på 200MHz i en Virtex-II -5 del (forsinkelse gjennom LUT til X / Y-utgang er 0,44 ns), bør du begrense koden ikke å bruke mer enn 6 logikken nivå før de er registrert.
You must also consider the placement of that logic.
Som tilsvarer en 4096-biters bredt funksjonen implementert i 6 nivåer av logikk, og det kan fortsatt møte timing. Dette er ikke en sannsynlig funksjon og kan være noe begrenset ettersom du må huske på fan ut (riktignok en begrenset faktor i Virtex-II) for hver nettet.
Du må også vurdere plassering av at logikk.Med andre ord, gi deg selv en pute for å muliggjøre plassering og ruting kan du derfor begrense funksjonen til 256 innganger, som fremdeles er et svært bredt funksjon.
Davy