C
cfreng2
Guest
Hei alle,
Kan noen hjelpe meg å løse dette problemet?eller i det minste gi meg noe å lese som kunne hjelpe meg å svare på dette problemet.
Her er det:
En synkron blandet signal chip designet for å arbeide på 750 MHz har samme klokke
kilde, men uavhengige klokken trær for A / D-konverter (ADC) og digitale baseband signal prosessor.Både klokken tre innsetting forsinkelser er avhengige driftsforhold.ADC klokken innsetting forsinkelse 1.2nsą0.1ns, og den digitale klokken tre innsetting forsinkelse 1.5nsą0.1ns.I tillegg har lokale skew både klokker er ą70ps.ADC-utgang register og mottak flip-flop på det digitale side er kant-utløst og oppsett tider 70ps, klokke-til-utgang forsinkelser av 150ps og 100ps hold ganger.Utled minimum og maksimum logikk forsinkelser for blokken av combinational logikkmellom ADC registrerer og flip-flops på digital side.
Kan noen hjelpe meg å løse dette problemet?eller i det minste gi meg noe å lese som kunne hjelpe meg å svare på dette problemet.
Her er det:
En synkron blandet signal chip designet for å arbeide på 750 MHz har samme klokke
kilde, men uavhengige klokken trær for A / D-konverter (ADC) og digitale baseband signal prosessor.Både klokken tre innsetting forsinkelser er avhengige driftsforhold.ADC klokken innsetting forsinkelse 1.2nsą0.1ns, og den digitale klokken tre innsetting forsinkelse 1.5nsą0.1ns.I tillegg har lokale skew både klokker er ą70ps.ADC-utgang register og mottak flip-flop på det digitale side er kant-utløst og oppsett tider 70ps, klokke-til-utgang forsinkelser av 150ps og 100ps hold ganger.Utled minimum og maksimum logikk forsinkelser for blokken av combinational logikkmellom ADC registrerer og flip-flops på digital side.