Timing_Analysis

I

Ikon

Guest
Hei alle,

Hvilken av de to timing bruddene har negativ effekt på design.
Det er enten SETUP-TIME brudd eller HOLD-TIME brudd.

rgds

 
Hvis OPPSETT bryter, vil utforme produksjonen være galt.Men hvis HOLD bryter, design kan ikke fungere.

Må rette BEGGE SETUP & HOLD

SETUP - fix i pre-oppsett fase før CTS

HOLD - fix i post-oppsett fase etter CTS

 
normalt hvis du ikke ønsker å optimalisere igjen, kan du redusere klokken Frequence å fikse oppsett tid brudd, men det dont påvirke for hold tid brudd,

 
set-up brudd vil forringe din chip ytelsen som høyeste arbeider frekvens, men ingen innvirkning på funksjonen.
hold brudd vil dødelig skade din chip funksjon.

Så hold brudd må overcomed.
men set-up brudd kan overcomed ved å redusere arbeidstiden frekvens.

Fikse dem kan behandles i syntese og layout fase.

 
Hei

Fixing både oppsett og hold tid er viktig.
Hold tiden må være oppfylt 100%
men oppsett tid kan være rundt 98% fornøyd

 
Hva skjer med design hvis hold tid brudd oppstår,
Cud u forklare "hold brudd vil dødelig skade din chip funksjon".
Hva skjer egentlig med sjetonger funksjonalitet når hold brudd oppstår.
hvis mulig cud noen forklare indetail

Mener u gjøre å si når hold brudd oppstår for eksempel på et register / ff den går inn metastabil stat.men meta stabilitet kan overvinnes ved hjelp av noen hardend FFS

 
Jeg føler meg både voilations bør unngås.begge har like stor betydning, fordi de resultatene metastabil stater.

 
Hvis inngangssignalet til FF er asynkron til clk, jeg tror timingen brudd er uunngåelig, men du kan synkronisere signalet før inngang til ff.

 
hold tid brudd betyr DFF kan ikke få den rette verdien av klokken.
Så det gjorde vondt i funcion av design.

 
setup Vio er relatert til klokken perioden, og hold tid brudd har ingenting å gjøre med klokken perioden.Så øke klokken perioden kan hjelpe oppsett brudd, men aldri holde brudd.Det betyr at brikken har oppsettet brudd er mindreverdige, men brikken har hold tid brudd er wastrel.(exaggeratly)

 
Generelt er det setup-tid løses ved syntese og hold-tid er løst etter innsetting CTS.

 

Welcome to EDABoard.com

Sponsor

Back
Top