TI's White LED Driver TPS61165

[aryajur]

Hei vedlagt er Dataark for TI's TPS61165 del.EF tabellen viser at kilde-og synke strømmer på komp pin
dvs. ved utgangen av feilen forsterker er 100uA som betyr utdataene stadium av feilen forsterker er partisk med 50uA.Neste spesifikasjonen er transconductance av feilen forsterker som er oppgitt å være 320uS.
Nå hvis deres produksjon stadium kilden og vask strømninger er feilaktige ved å si 5% som betyr 2.5uA deretter utlignet ved skriving skal
Vos = 2.5uA/320uS = 7.8mV

Men dette vil da gå over deres nøyaktighet spesifikasjonen på 2%.Så jeg er interessert i å diskutere hva som skjer her.Er de trimming sin produksjon stadium aktuelle kilden og vask å matche svært nøyaktig, eller er det noe problem med dataarket eller jeg tolker det galt?
Beklager, men du må logge inn for å vise dette vedlegget

 

[leo_o2]

No Gjeldende nøyaktigheten av EA vil ikke påvirke dagens utlignet fordi det er regulert av feedbackloop.

 

[aryajur]

Ja, selvfølgelig er det regulert av feedback loop, men det vil være en utlignet hvis kilden og vask strømmer ikke samsvarer.La meg forklare bedre, se vedlagte figuren for referanse.Anta kilden bias gjeldende i utdataene fasen er 52.5uA og vask bias gjeldende i utdataene fasen er 50uA.Nå når loop gjelder regulering deretter ideelt for innspill om feilen forsterker vil være på samme spenning på 0.2V som er referansen spenning.Dette betyr innspill til feilen forsterker er 0, og nå etter kilden og vask strømninger er feilaktige utdatafilen hetten på COMP pin vil starte ladingen med 2.5uA av netto gjeldende.Dette vil øke produksjonen av feilen forsterker som ville virke til PWM-kontrolleren som det ikke er nok strøm i utdataene streng dermed vil prøve å øke dagens.Økningen i dagens føre til at vårt spenning til å øke og bli større enn 0.2V.Deretter blir det 207.8mV den gangen netto inngangsspenning til feilen forsterker er 7.8mV og dette ville føre til kilden nåværende og vasken strømninger å utjevne dermed gjøre COMP pin regulere ved en fast spenning.Så nå er dette forskrift staten.Og klart at under regulering det er utlignet av 7.8mV nedverdigende nøyaktigheten av chip.
Beklager, men du må logge inn for å vise dette vedlegget

 

[leo_o2]

Nei I faktiske design, de er ikke to individuelle Isource og Isink.De er resultat av en OTA.Først, samsvarer ikke vil aldri bli så store.Sekund, loopen automatisk innstille dc driftspunkt for noden "komp".Ved stablized driftspunkt, Isource vil være nøyaktig lik Isink ifølge ubalansert Vds av Isource og Isink.Lagt etter 2 minutter:Selvfølgelig, det samsvarer ikke med innspill pair vil fortsatt eksisterer.

 

[aryajur]

Jeg ser ikke hvorfor de ikke er individuelt Isource og Isink.Kan du vise noen ideer som gjør en kilde synke output scene uten å ha en kilde nåværende og vask gjeldende separat?Også samsvarer ikke kan lett bli så mye om systemet ikke trimmed på en spesiell måte.Hvis du oppretter en MOS gjeldende speil og ønsker mindre Vdsats 5% av samsvarer ikke i speilet strømninger kan meget lett skje.Også gjeldende er oversatt til høy side og speilet ved PMOS i kilden side og speilet ved NMOS i lav side for å gjøre vasken.Så nå dette bør gjøre samsvarer ikke verre fordi regel vil det være skalering i speilet å ha en slik høy strøm.
Også som jeg forklarte i mitt forrige innlegg, loopen definitivt regulerer og som du sa på den tiden Isource og Isink er nøyaktig like.Det er sant, men hva er å tvinge dem til å være lik?Sin input til feil forsterker.Det er åpenbart at hvis de ikke er likeverdige med 0 skriving så definitivt trenger noen form for skriving å gjøre dem like og dvs hvordan offset er definert, er det ikke?
Og så selvfølgelig endret av inntastingslisten pair skal også bidra definitivt pluss samsvarer ikke av andre transistorer i amp.

 

[ynhe]

Hi aryajur:
Forskyvningen av E / A kan ses som forstyrrelser eller forvrengninger.
Men det er i kretsen av negative tilbakemeldinger.
Tilbakemelding reduserer linje-til-utgang overføre funksjon med en faktor på 1 / (1 LG)
LG er open loop gevinst.
hvis dc av LG er 60dB,
er utlignet av E / A kan redusere 1 / 1000.
Så du trenger ikke bekymre endret av E / A for mye.Ynhe

 

[aryajur]

Sorry for mitt fravær fra diskusjonen.Vi kan gjenoppta diskusjonen nå.Jeg ser at det fortsatt uenighet om at det vil være et alvorlig offset problem i systemet hvis gjeldende kilde og vask ikke trimmed.Å bevise for meg Jeg foreslår at du kjører en simulering.
Følgende netlist representerer sytem macromodel som representeres i skjematisk bilde.

Code:* Spice netlist for Circuit: TPS61165.CKT

V5 Is1_2 C1_2 DC 0V

V4 Is2_2 0 DC 0V

D4 D3_2 VcIs1_1 DLED1

D3 D2_2 D3_2 DLED1

D2 D1_2 D2_2 DLED1

D1 U1_6 D1_2 DLED1

V3 Is1_1 0 DC 5 V

V2 U1_2 0 DC 1.23V

EU1 U1_6 0 C1_2 U1_2 1E5

Is2 Is1_2 Is2_2 50u

Is1 Is1_1 Is1_2 52.5u

C1 0 C1_2 10n

V1 VcIs1_2 0 DC 0.2V

GVcIs2 Is1_2 Is2_2 VcIs1_1 VcIs1_2 160u

GVcIs1 Is1_2 Is1_1 VcIs1_1 VcIs1_2 160u

R1 0 VcIs1_1 0,57

. IC V (C1_2) = 0v

. LAGRE Is1_2 C1_2 Is2_2 Is1_1 VcIs1_2 VcIs1_1 D3_2 D2_2 D1_2 U1_6 U1_2 @ v5 [p]

. LAGRE v5 # grenen @ v5 [z] @ v4 [p] v4 # grenen @ v4 [z] @ d4 [p] @ d4 [id] @ d3 [p] @ d3 [id]

. LAGRE @ d2 [p] @ d2 [id] @ d1 [p] @ d1 [id] @ v3 [p] v3 # grenen @ v3 [z] @ v2 [p] v2 # grenen

. LAGRE @ v2 [z] @ is2 [p] @ is2 [v] @ is1 [p] @ is1 [v] @ c1 [p] @ c1 @ v1 [p] v1 # grenen

. LAGRE @ v1 [z] @ R1 [p] @ R1 * Valgt Circuit analyser:

. Tran 20n 100u 0 20n UIC* Modeller / Subcircuits brukes:* LED1 Typ RED GaAs LED: Vf = 1.7V VR = 4V Hvis = 40mA trr = 3uS

. MODELL DLED1 D (IS = 93.2P RS = 42M N = 3,73 BV = 4 IBV = 10U

CJo = 2.97P VJ =. 75 M =. 333 TT = 4.32U)

. END

 

[maxmianyang]

Jeg tror at når systemet er regulated.In enhver plikt cyclw, (vasken gjeldende * vask tid) = (kilde nåværende * soucr tid). Vasken gjeldende ikke lik soucre Aktuell ikke saken.