to ouput i simuleringen tid, trenger bare en utgang

[Mkanimozhi]

Hei til alle,
I VHDL jeg trenger å gjøre Módulo 2 powwer b tillegg, når jeg tilordne verdier for eksponent i selve programmet
er det produserende verdien som 0 og i simuleringen gang når jeg gi gaves i tillegg
er det tatt verdi og produsere to utganger, som for mod verdien 0 og og faktisk inngang sum, jeg trenger for å unngå at 0 verdi og i min kjøring bare min opeartions bør gjøres, hvordan du gjør dette, gir meg ur verdifulle forslag

konstant to: INTEGER: = 2;
signal gjort: boolean: = false;
begynneprosessen
begynne
vente på key_r, const_i;
sum <= key_r const_i;
two_power_b <= to ** b;
Ferdig <= true;
end prosessen;

prosessen
begynne
Vent til ferdig = true;
mod_sum <= conv_integer (sum) mod two_power_b;
sum1 <= conv_std_logic_vector (mod_sum, (n / 2));
end prosessen;hilsen
kaniomzhi.m