Trenger du hjelp på NC Sim

[cafukarfoo]

Hallo,

Her er min situasjon.Vennligst gi meg noen råd.Takk.
Jeg har en design som er skrevet i VHDL og testbench skrevet i Verilog HDL.Når jeg prøver å kjøre simulering med ncsim, fikk jeg meldingen nedenfor:

ncvhdl: 05,50-p004: (c) Copyright 1995-2005 Cadence Design Systems, Inc.
ncvhdl_p: * F, NOLSTD: logisk biblioteket navn STD må være tilordnet en design bibliotek [11.2].
ncvlog: 05,50-p004: (c) Copyright 1995-2005 Cadence Design Systems, Inc.
file: testbench_db / counter_fv.v
ncelab: 05,50-p004: (c) Copyright 1995-2005 Cadence Design Systems, Inc.
Utarbeide design hierarki:
Caching biblioteket 'worklib' .......Ferdig
Caching bibliotek "bibliotek" .......Ferdig
ncelab: * E, CUVMUR: eksempel 'counter_TB.counter1' design enhet 'teller' er uavklart i 'worklib.counter_TB: modul.
karfoo (at) edaws61 / edavol/vol3/projects/karfoo_test/BIST/vhdl/verif 864> ncsim: 05,50-p004: (c) Copyright 1995-2005 Cadence Design Systems, Inc.
ncsim: * F, NOSNAP: Snapshot "worklib.counter_TB 'ikke finnes i bibliotekene.

Nedenfor er min ncsim kjøres skriptet:ncvhdl-cdslib cds.lib-arbeid worklib-linedebug-melding / edavol/vol3/projects/karfoo_test/BIST/vhdl/counter.vhdl
ncvlog-update-cdslib cds.lib-arbeid worklib-linedebug-melding testbench_db / counter_fv.v
ncelab-update-cdslib cds.lib-arbeid worklib-tidsskala 1ns/1ps-melding worklib.counter_TB
ncsim-update-cdslib cds.lib worklib.counter_TB-gui &Nedenfor er min design i VHDL:library IEEE;
bruk IEEE.std_logic_1164.all;
bruk IEEE.std_logic_signed.all;
bruk IEEE.std_logic_arith.all;
biblioteket STD;
bruk STD.all;

enhet er counter
port (
CLK: in std_logic;
RST: in std_logic;
counter_out: out std_logic_vector (3 downto 0));
end counter;

arkitektur oppføre seg på telleren er
begynner - oppføre seg
process (clk, rst)
begynner - prosess

hvis RST = '1 'da
counter_out <= "0000";
elsif clk'event and clk = '1 'da
counter_out <= "0001";
end if;

end process;

end oppføre seg;
Nedenfor er min testbench i Verilog HDL:modul counter_TB ();

reg clk;
wire [3:0] sjekk;
reg RST;

counter counter1 (. clk (clk). counter_out (sjekk). RST (RST));alltid begynne
# 25 clk = 1'b0;
# 25 clk = 1'b1;
slutt

innledende begynne
# 10000 $ finish;
slutt

endmodule