trenger formell bekreftelse på FPGA vs ASIC RTL?

[FLEXcertifydll]

I FPGA prototype verifikasjon, er FPGA netlist litt forskjellig fra ASIC netlist. Det bør ta formell bekreftelse, hvis det er mismatch, hvordan å dekke det? Som for eksempel ASIC IP -> FPGA IP .......?

 

[sunms]

Detaljert informasjon er nødvendig!

 

[tony_taoyh]

Som jeg vet, er Synopsys jobber med dette problemet med Xilinx ... Formatlity sjekk mellom FPGA netlist og RTL, deretter formalitet sjekk mellom ASIC netlist og RTL, etter det, tror jeg vi kan sette "=" mellom ASIC netlist og FPGA netlist med mer selvtillit. Håper hjelpe deg ...

 

[bendrift]

noen ganger RTL bør endres for å passe til FPGA struktur. det er behov for å ta fomaltiy sjekke?