trenger hjelp til å kompilere VHDL hjelp XILINX ise 9.2i

A

ahyuanz

Guest
Virkelig sette pris på om hvem som kunne hjelpe meg

her er problemet:

Mitt prosjekt er å skape en stoppeklokke.

Syntaksen er ok.Men når jeg oppretter timing begrensninger ...den ikke syntetisere og be meg denne feilmeldingen: Signal MOD10CARRY_temp kan ikke syntetiseres, dårlig synkron beskrivelse.

Jeg er virkelig på min vettet slutt ..kunne ikke løse problemet.

jeg har lastet opp filen til mediafire for din referanse.

Dette er nettadressen: http://www.mediafire.com/download.php?ffzw1mzidlt

 
Już latem tego roku w krajach Ameryki Północnej, czyli w Stanach Zjednoczonych i Kanadzie, może zabraknąć adresów IPv4 (czyli 1.2.3.4). Według dziennikarzy The Wall Street Journal, pula wolnych adresów zmniejszyła się do 3,4 mln. W pierwszej kolejności dotknie to właścicieli urządzeń mobilnych, którzy już nie będą mogli bez przeszkód przechodzić do...

Read more...
 
Hei,
Jeg er ikke sikker på hva du vil gjøre, men denne delen av koden din, er definitivt ikke riktig:
Code:

Prosessen (CLK, RES, SET, UP_DN)

begynne

hvis RES = '0 'da

MOD10OUT_temp <= (andre => '0 ');

MOD10CARRY_temp <= '0 ';elsif rising_edge (SET) then

MOD10OUT_temp <= MOD10OUT_temp 1;

hvis MOD10OUT_temp = "1010" da

MOD10OUT_temp <= "0000";

end if;elsif rising_edge (CLK) then

hvis UP_DN = '1 'da

MOD10OUT_temp <= MOD10OUT_temp 1;

hvis MOD10OUT_temp = "1010" da

MOD10OUT_temp <= "0000";

MOD10CARRY_temp <= '1 ';

ellers

MOD10CARRY_temp <= '0 ';end if;

ellers

MOD10OUT_temp <= MOD10OUT_temp-1;

hvis MOD10OUT_temp = "1111" da

MOD10OUT_temp <= "1001";

MOD10CARRY_temp <= '1 ';

ellers

MOD10CARRY_temp <= '0 ';end if;

end if;end if;

end process;

 
Se på kodebit postet av Farhad.Du vil merke at MOD10CARRY_temp er satt til '0 'i det hvis setningen er imidlertid ikke tilordnet en verdi i den andre setningen.

Jeg håper dette vil hjelpe u.

 
Ok, dette er 3. gang jeg prøver å sende denne, hopefulyl det vil fungere!

Hvis du tror på HW termer, du prøver å kontrollere produksjonen av signaler i prosessen med 2 forskjellige klokker.
Det er som å implementere en flip-flop med 2 klokke innganger.

Jeg er virkelig overrasket over at du kan simulere dette, og feilmeldingen fra XST hjelper ikke i det hele tatt.

BR,
/ Farhad Abdolian

 
Som Farhad sagt når du skriver slik de som kjører en FIP-flopp med 2 klokker.
Fra utseendet på den, hva jeg kan se er den SET signalet trenger ikke å være kant sensitive.
Du kan prøve somethign som dette (det vil syntetisere).

hvis du vil at den skal være asynkrone stille så kan du gjøre noe sånt som vist nedenfor.
hvis du vil at den skal være synkrone så kan du sette SET delen inni klokken
Prosessen (CLK, RES, SET, UP_DN)
begynne
hvis RES = '0 'da
MOD10OUT_temp <= (andre => '0 ');elsif SET = '1 'da
MOD10OUT_temp <= MOD10OUT_temp 1;
hvis MOD10OUT_temp = "1010" da
MOD10OUT_temp <= "0000";
end if;

elsif rising_edge (CLK) then
hvis UP_DN = '1 'da
MOD10OUT_temp <= MOD10OUT_temp 1;
hvis MOD10OUT_temp = "1010" da
MOD10OUT_temp <= "0000";
MOD10CARRY_temp <= '1 ';
ellers
MOD10CARRY_temp <= '0 ';

end if;
ellers
MOD10OUT_temp <= MOD10OUT_temp-1;
hvis MOD10OUT_temp = "1111" da
MOD10OUT_temp <= "1001";
MOD10CARRY_temp <= '1 ';
ellers
MOD10CARRY_temp <= '0 ';

end if;
end if;

end if;
end process;
MOD10CARRY <= MOD10CARRY_temp;
MOD10OUT <= MOD10OUT_temp;

end Behavioral;

 
beklager for bekymring dere.Min intensjon var å faktisk bruke "angitt" manuelt øke verdien i disken ved hjelp av en trykknapp, det er derfor jeg bruker edge utløse.

Så kan det fortsatt fungere slik jeg vil den skal hvis jeg følger koden palai_santosh foreslå ved hjelp av logikk 1 eller 0?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top