Trenger hjelp til å tillate ubrukt logikken i ISE 9.1i

[cippalippa]

Hallo,

Jeg prøver å tillate noen blokk i en Xilinx FPGA for å vurdere nødvendige størrelsen.
Jeg trenger å vite hvis det er mulig å sette Xilinx syntetizer å unngå å fjerne gjennomføringen ikke brukt ennå, for eksempel hvis jeg har:

enhet prj1 er
port (clk: in std_logic;
d: in std_logic;
q: out std_logic;
datain: in std_logic_vector (3 downto 0)

);
end prj1;arkitektur BEH av prj1 er
signal test: std_logic;begynne

strobe_gen: process (clk)
begynne
if (clk'event and clk = '1 ') then
q <= D;
end if;
end process;

test <= datain (3) og datain (2) og datain (1) og datain (0);

end BEH;Det sygnal test for nå er ubrukt, Woud Jeg liker å ha i prosjektet mitt på FF og 4 input and; hvis jeg syntetize med ISE jeg får bare en FF.
Takk for alle

D

 

[nag123]

Hei

Erklære VHDL begrensningen i signalet erklæring delen som følger

egenskap s: ja;

egenskap s av tmp: signal "Ja";

Å vite mer om denne, se SPAR NET FLAG delen av Xilinx Begrensninger Guide manual.