Trenger hjelp ..

[venkat3271]

Hi everybody,

Kan noen laste opp filen eller linken som hjelper meg med å syntese alle kretser, som i koden ..Jeg mener det burde være noen timing brudd, og koden skal være synthezied, med minimum ingen av logiske porter ........

 

[echo47]

Dersom du leter etter gratis simulering, syntese og sted-og-rute utviklingsverktøy for FPGA / CPLD, prøv Xilinx WebPACK eller Al.tera Qu.artus II Web Edition:
http://www.xilinx.com/ise/logic_design_prod/webpack.htm
http://www.altera.com/products/software/products/quartus2web/sof-quarwebmain.html

De verktøyene fungerer ganske bra, men de garanterer ikke null timing brudd eller minimum antall porter.Perfekt programvare eksisterer ikke, så du må bruke litt av din egen hjernekraft å få de beste resultatene.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />