Uforutsigbare testbench atferd i Modelsim

[thirumoorthyg]

Hei,
Vi har testbench der Verilog brukes for bare porter grensesnitt med RTL og resten av behandlingen utføres ved hjelp PLI samtaler (i C).

Plattform: RedHat Linux
Modelsim: 6.0d ModelsimSE

Testbench atferd er annerledes når vi brukerErroroneous results

Case 1:
Erroroneous resultater
vsim> log-r / *
vsim> run-all
Without saving dataset (vsim.wlf) -- Expected normal behaviour

Case 2:
Uten lagre datasett (vsim.wlf) - Forventet normal atferd
vsim> run-all

Vennligst hjelp i denne forbindelse.

Takk,
Thirumoorthy

 

[echo47]

Aktuelle ModelSim versjonsmerknader liste flere feilrettinger knyttet til wlf filer.Prøv en nyere versjon - det er nå 6.1b.

 

[thirumoorthyg]

Takk for det.

Vi står også overfor andre slags tilfeldighet i testbench atferd på følgende scenario.

Plattform: Redhat Linux i 64-bits maskin
Oppsamling: gcc-M32 *. c
(endelig *. slik at filen blir 32-bits objekt)

Egentlig for noen av testen tilfeller oppfører testbench uventet, og det blir løst når vi presentere noen dummy rekke store størrelse i en struktur.
Eksempel,

struct send_packet (

int dummy_arr [10000];

int frm_id;
int blen;
struct pkt_hdr xyz;
)

Når vi møter slik oppførsel, vi bare øke størrelsen som dummy matrise og problemet blir løst.
Kan noen fortelle hvordan du kan spore problemet?
Hva kan være årsaken?