Vær tel meg å feilsøke følgende syntese feil Verilog

[victoria_jitesh]

FEIL: Xst: 528 - Multi-kilde i Unit <defer_count> på signal <txc>
FEIL: Xst: 528 - Multi-kilde i Unit <defer_count> på signal <x_busy>

Fortell meg hvilke endringer bør jeg gjøre i mitt koden (RTL simulering logisk OK), slik at koden blir synthesizable.

 

[echo47]

Koden har flere utganger koblet sammen.Trolig to forskjellige utsagn samtidig kjører samme signal.

Hvis du trenger hjelp med å finne problemet, viser HDL koden.

 

[mmarco76]

Virker som du flytter et signal fra 2 ulike kilde.
For eksempel at du
har 2 prosess som flytter txc og x_busy.
Eksempel teller.

P1: prosessen (clk)
begynne
hvis clk'event og clk ='1 'deretter
. dersom a ='1 'deretter
.. cnt <= cnt 1;
. slutten hvis;
end if;
end prosessen;

p2: prosessen (cnt)
begynne
hvis cnt = 255 da
. cnt <= 0;
end if;

som eksempel har 2 viktige feil.første er Ine du
har i prosjektet og den andre er at rst på cnt er asyncronous.

Du
har å rette på denne måten.
prosessen (clk)
hvis clk'event og clk ='1 'deretter
. dersom cnt = 255 da
.. hvis en ='1 'deretter
... cnt <= x "01";
.. else
... cnt <= x "00";
.. hvis;
. else
.. hvis en ='1 'deretter
... cnt <= cnt 1;
.. hvis;
. slutten hvis;
end if;
end prosessen;

Håper at det
er klart.
cu

PS.fjerne "."Jeg
har satt det bare å få beholde litt formattation (her på nettet
er det fjernet alle mellomrom, jeg vet ikke hvorfor)

 

[victoria_jitesh]

Takk til begge (echo47 og mmarco76
)
dine råd virket.