Vennligst sjekk FSM mer logikk program er riktig?

[harerama]

Hei ... jeg skrevet VHDL kode for FSM mer logic.for sekvens 1011, tilstandsdiagram inneholde nedenfor. Sjekk under atferd og test benk programmene er riktige? [Attach = KONFIG] 65788 [/ATTACH] library IEEE; bruk ieee.std_logic_1164.all; enhet mer er port (inngang, reset: i std_logic; clk: in std_logic; utgang: out std_logic); end mer; arkitektur test av mer er typen staten er (S0, S1, S2 , S3, S4); signal m_state: tilstand, begynner prosessen (clk, reset) begynne if (reset = '1 ') så m_state if (input = '1') da m_state

 

[TrickyDicky]

kan ikke du gjøre dine egne debugging?

 

[harerama]

Takk for din comments.Little litt tvil korrekt eller ikke så jeg postet ..

 

[TrickyDicky]

beste tingen å gjøre er å kjøre det selv i en simulator, og komme tilbake hit med spesielle problemer.

 

[harerama]

Jeg løp simulator, bølgeform fikk også .. Problemet er jeg skrånende predict.below i vedlagt skjermdump. [Attach = KONFIG] 65790 [/ATTACH]

 

[TrickyDicky]

Jeg foreslår å legge en tilbakestilt til testbench din.