Vera og systemverilog

[DeepIC]

Det sies at det er unødvendig å studere Vera fordi systemverilog
kommer ut snart.

tror du det?

 

[take_care11]

Hei DeepIC,

Jeg tror det er likevel verd å lære Vera (eller specman) fordi disse to
språk er mye brukt i industrien.

Selv antar at SystemVerilog er akseptert av bransjen som "de Fato" standard for verifikasjon, Vera og specman (på grunn av arven årsaker siden det er millioner av kodelinje skrevet på disse to språkene) vil fortsatt være rundt en stund.

Ha det bra.

 

[seeya]

IEEE forum deltakere støtte SystemVerilog
Richard Goering, EE Times
3 juni 2003 (6:49)
URL: h ** p: / / www.eedesign.com/story/OEG20030603S0048

ANAHEIM, Calif Deltakere på en IEEE 1364 arbeidsgruppe forum på Design Automation Conference her tirsdag (June 3) ba om SystemVerilog 3.1 å være del av den nye IEEE 1364-2005 Verilog standard sammen med en rekke andre forbedringer.Møtet markerte IEEE første forsøk på å samle brukerundersøkelser som det begynner å sette sammen neste generasjon Verilog.

IEEE 1364 kalte sitt brukerforum uavhengig av Accellera standarder organisasjonen, og ønsket innspill fra mange kilder, med frist til august 2003.Som forårsaket noen politisk infighting mellom Accellera og IEEE, heve spørsmål om hvorvidt standarden til slutt godkjent av IEEE vil være fullt kompatible med SystemVerilog 3.1.

Hvis følelser på DAC brukerforumet er noen indikasjon, 1364-2005 Verilog vil inkludere SystemVerilog 3.1.Men tynt-forum deltok ikke har nok brukere til å nå noen bastante konklusjoner, bemerket moderator Kurt Baty, computer arkitekt ved WSFDB Consulting."Vi må få et rom med en haug av brukere i det, sa han.

Fortsatt skal bestemmes er om Accellera vil kunne møte IEEE's august 2003 frist for teknologi donasjoner."Ballen er i Accellera hoff å donere SystemVerilog, sier konsulent Stu Sutherland, som serverer både på Accellera SystemVerilog og IEEE 1364 komiteer."Hvis Accellera ikke gjør det, kjører vi risikoen for IEEE dublere mye arbeid."

Baty spurte forum deltakerne å lage forslag til en "topp fem" ønskeliste for IEEE 1364-2005.Et forslag var ganske enkelt, SystemVerilog 3.1.Når Baty spurte, "er det noen her som ikke ønsker SystemVerilog i alt å være del av denne standarden?Bare én av de 20-talls deltakere løftet hånden.

The Lone dissenter var Jay Lawrence, senior arkitekt for funksjonell bekreftelse på Cadence Design Systems, som har vært mest skeptiske EDA leverandøren med hensyn til SystemVerilog.Cadence kunngjorde mandag at det er donerer teknologien til IEEE 1364, hvorav noen i testbench generasjon området overlapper med SystemVerilog 3.1.

"Jeg liker alle disse tingene [i SystemVerilog 3.1], men ikke like, sa Lawrence, som argumenterte for flere tilbakemeldinger fra brukerne på enkelte deler av den nylig godkjente Accellera standard.

Andre begynte å stille spørsmål om alle SystemVerilog 3.1 skal seile gjennom IEEE."Bare fordi vi bringe SystemVerilog betyr ikke at vi rubber-stamping det, sier rådgiver Cliff Cummings.«Jeg kan ikke forestille seg Vera ting vil gå inn i IEEE-standarden, sier Baty.Den Synopsys Vera språket er grunnlaget for noen testbench konstruerer i SystemVerilog 3.1.

Forum deltakerne likte mange andre forslag for 1364-2005 som går langt utover SystemVerilog 3.1.For eksempel IP-kryptering en teknologi donert av Cadence som ikke finnes i SystemVerilog 3.1 var et populært valg.Så ble ideen om separat samlet moduler, en teknologi som Fintronic USA har lovet å donere.

Noen andre populære forslag inkluderte en funksjonell dekning fange mekanisme, en standard pragma evne, valuta restriksjoner dump (VCD) fil ekstrautstyr, firma-scoped attributter, løse "deaktiverer" statement tvetydighet, og fjerner ACC tilgang biblioteket på Programming Language Interface (PLI ).Forum deltakerne også sterkt støttet fullføre uferdige funksjoner i 1364-2001 standarden.

Forslag som ikke fikk så mye støtte inkludert globale wire typer, konfigurasjon synspunkter, interoperabilitet med andre design språk, en «Verilog lite" sub-standard, og Baty egne forslag for variabel bredde floating point variabler.

Bemerke at Verilog 2001 er fortsatt ikke fullført, utfordret Baty ideen om at Verilog 2005 vil gjøre sin angitt tidsramme.Tror du dette vil faktisk få gjort i 2005? Du har ikke utformet noen ASIC, har du? Det er trolig nærmere 2007, sier han.

Baty ba om en stemme på når folk trodde standarden faktisk ville være komplett, og svarene varierte 2005 til 2008."Let's stick med 2005, men åpne og starte et PAR [prosjekt godkjenningsforespørsel] for 2008," Sutherland foreslått.

 

[mami_hacky]

hvor mye det tar å se verifikasjon verktøy og simulatorer som støtter systemverilog?

 

[eternal_nan]

Jeg vil si innen 2 år SystemVerilog
vil bli støttet.I alle fall specman,
Vera og systemverilog er så lett
å lære (når du vet Verilog eller
VHDL), at det ikke er grunn til å
concerne seg med å lære dem
til du trenger dem.

 

[take_care11]

Dessuten SystemVerilog skal være svært lik Verilog med bunck av nye uttalelser lagt til for verifisering.

Men jeg hørte at noen selskaper ikke ønsker at den skal være vedtatt som en standard fordi Synopsys ikke donere hele språket.Det synes den holdt en del av språket som proprietær.Kanskje noen kan bekrefte dette.

 

[maniasonic]

Cadence endelig kunngjør å støtte SystemVerilog derfor situasjonen er klart at SystemVerilog er mye mer lovende ...

 

[weilijun]

Hvis systemverilog3.1 skal støttes fullt ut, må det minst to år.
Så vera er fortsatt verdig læring.

 

[zyphor]

Jeg er enig i at Vera er verdt å lære

 

[adrian_hu]

for verifikasjon, hvilke bør jeg velge for å lære, Vera eller specman?Foreløpig ingen av dem brukes i vårt selskap.