verifisere toppnivå skjematisk

[svensl]

Hei alle,

dette kan være et trivielt spørsmål, men jeg lurte på hvordan folk går om å sjekke om det er noen utilsiktede forbindelser i store konstruksjoner.
Selvsagt, en "sjekk og lagre" vil avsløre usammenhengende linjer og også om signalledninger har samme antall bits som blokkerer deres rutes til.

Men en sjekk og lagre "vil ikke flagget hvis jeg bruker de samme buss-bit i to blokker, f.eks.har signal <3> brukes på to forskjellige blokker ved et uhell.Finnes det en måte å sjekke om hver bit har bare en tilkobling?

Noen tips om hvordan folk går om å sjekke sitt toppnivå skjematiske er verdsatt.

Takk,

 

[carl_chao]

Den beste måten er å gjøre endelig toppnivå sims, variere singals og sjekk eller sammenligne resultatene med si adferd modellen, med samme oppsett, men skifter modellen kortet.Vanligvis du gjøre dette med Cadence's AMS eller Mentor's AdvanceMS.

 

[svensl]

Takk,

de fleste signalene jeg gjorde verifisere bruker blandet modus simuleringer som hver blokk har verilogams visning.Dette er imidlertid mer å kontrollere interaksjonen med digital (Verilog) blokk som kontrollerer hele brikken.ATB (analog test buss) linjer og favorisering linjene ikke er avmerket ved blandet sims, derav Jeg lurte på om det er en funksjon i tråkkfrekvens som flagger en advarsel når de er koblet opp feil.Jeg kunne alltid spore alle linjene for hånd eller i netlist, men hei, kan det være et mer atomated måte.skål,