Verilog Coding stil spørsmål

[pyrite]

Hei,
Jeg har noen spørsmål på verilog koding stil.

Som er bedre på sikt fart / område for syntese?
Spørsmål 1:
a.Jeg kan lage noen små funksjoner som en funksjon som vil legge til, en funksjon som gjør multiplikasjon.Slik at hver gang når jeg trenger å gjøre noen multiplikasjon (eksempel), kan jeg bare ringe denne funksjonen.
b.Eller jeg kan gjøre det multiplikasjon / tillegg bare i koden uten å bruke funksjonene.

Spørsmål 2 (relatert til spørsmål 1):
a.Bruk funksjonen.
b.Bruk submodule.

Spørsmål 3:
a.alltid @ (posedge clk)
a <= b c;
b.tildele d <= b c;
alltid @ (posedge clk)
a <= D;

Spørsmål 4:
a.if (b == 3'b111)
.........
b.tilordne et = &b;
if (a)
.........Takk på forhånd!

Jeff

 

[javad]

OK!Først oppmerksom på at en god koding stilen kan variere fra én fpga familien til en annen.Så ser synthesizer verktøyet dokumentet for å finne mer.
Men om ditt spørsmål:
1.Du kan gjøre det.Men bare du kan bruke * for multiplikasjon.På enheter som Virtex-II og spartansk-III, vil dette synthesized til Embedded multiplikatorene.
2.Jeg anbefaler å bruke submodules.
3.Ingen forskjell!
4.Ingen forskjell!

En praktisk måte å finne svarene på disse spørsmålene er å skrive en enkel kode og undersøker dem med syntese.Deretter se resultatet krets!

 

[z81203]

mine mening er for logikk, bruk submodule; for stimulans, bruk funksjonen.