Verilog dumping testbench filer

[lecture_help]

Jeg gjør en Verilog program

Jeg vil dumpe verdiene av testen benken til en fil.

for at det er kommandoen i verilog.so at etter simulering jeg trenger å åpne denne filen og se min test vektorer.Jeg omslutter meg koden sammen med this.I am bruker modelsim

************************************************** ******
modul halfadder (c_out, sum, a, b);
/ / I / O-port erklæringer
output c_out, sum;
input a, b;
/ / Truth table
/ / Ab c_out sum
/ / 0 0 0 0
/ / 0 1 0 1
/ / 1 0 0 1
/ / 1 1 1 0
/ / Instantiate logikk gate Primitiv
XOR (sum, a, b);
og (c_out, a, b);
endmodule

/ / Øverste nivå stimulus arkiv å kjøre halvparten huggorm
module stimulus_halfadder;
/ / Set up variabler
reg A, B;
wire SUM, C_OUT;
halfadder HA1 (C_OUT, SUM, A, B);
innledende
begynne
A = 1'b0; B = 1'b0;
$ display ($ tid, "A =% b B =% b SUM =% b C_OUT =% f \ n", A, B, SUM, C_OUT);
$ monitor ($ tid, "A =% b B =% b SUM =% b C_OUT =% f \ n", A, B, SUM, C_OUT);
# 5 A = 1'b0; B = 1'b1;
# 5 A = 1'b1; B = 1'b1;
# 5 A = 1'b1; B = 1'b0;
slutt
endmodule

Jeg ønsker å dumpe verdier i en tekstfil (verdier for A, B SUM og COURT)

Slik bruker VCD dumpfilen alternativet også ..

 

[no_mad]

hei,

Nedenfor er Verilog koden for vcd dump:

Code:innledende

begynne

$ dumpfile ( "file_name.vcd");

$ dumpvars (n, DUT); / / I ur tilfelle DUT er HA1

slutt