Verilog dynamisk oppretting?

[sivasankar]

Hei, Vet noen kroppen Hvordan gjenskape en modul oppretting for flere gang dynamisk i Verilog? eksempel `ifdef PHY_MEM_4` definere MEM 4 `elsif PHY_MEM_5` definere MEM 5 `endif RAM U_RAM (cs_n, cas_n ras_n, .....); ønsker jeg denne RAM omgang å bli replikert flere ganger avhengig av compilier dirictives` definere MEM 4 eller 5 eller 6 ... svare meg sivasankar

 

[EEHardware]

Jeg vil vite om dette, også. kan noen som vet, svarer du og pm meg!

 

[zhangyong]

Beklager, jeg tror det er ingen simle / snarvei måte

 

[silver_kiss]

Det er ingen snarvei u hve å skrive det, men interne signaler u hve valg å bruke eller ikke

 

[radix]

God tid til å bytte til VHDL og bruke generere setningen. Bare tuller, så ingen flammer eller starte en religiøs krig mellom VHDL og Verilog, okay? Jeg tror det en masse folk gjør er å kjøre en pre-prosessor, som et perl script, på deres Verilog kode for å håndtere ting som dette. Jeg hovedsakelig bruker VHDL men jeg jobbet på et Verilog butikken et par år tilbake der en av gutta ville navnet hans opprinnelige kildefilene *. vpre. Da han skulle kjøre sin pre-prosessor på dem og konvertere dem til standard *. v filer. I tillegg til å replikere instantiations ville han også gjøre noen rudimentære type / port bredde sjekking. Radix