Verilog eller VHDL

[magnetra]

Hvilken bør jeg lære, VHDL eller Verilog?

 

[jelydonut]

Vel det ikke ville skade å vite både ..Jeg personlig perfer Verilog ..men thats meste føre im lat og liker ikke å skrive mye ..

Den mer viktig at du forstår hva hdl vil syntetisere for så bare å kjenne et språk ..

Uansett hvilket språk du velger sørg for å lese "Verilog / VHDL Syntese Primer" både ved Bhasker ..Jeg tror ..Også gjenbruk metodikk manuelle har et par viktige kapitler om RTL koding stil, ol

jelydonut

 

[magnetra]

Enhver god plass på nettet for nybegynnere?

Magnetra

 

[xysafety]

http://www.sunburst-design.com/papers/
http://www.inno-logic.com/education-verilog-synthesis-dft.htm

 

[subgrid]

Verilog er lett lært!

 

[emadi]

Verilog er mer avansert fra VHDL

 

[s2c97]

Dette spørsmålet har blitt spurt veldig ofte i tidligere innlegg.Du bør gjøre et søk, og jeg er sikker på at du får en masse treff på dette spørsmålet.

 

[z81203]

noen sa til meg for ASIC Verilog bedre, for FPGA prøve VHDL.men jeg liker Verilog.

 

[duet12]

Verilog er mer "fri-stil" og enklere å lære.VHDL er et strengere språk.Verilog er mye brukt i Nord-Amerika, er whiel VHDL mer populært i Europa.

 

[JetSet]

emadi skrev:

Verilog er mer avansert fra VHDL

 

[Manjunatha_hv]

Det er et gammelt tema eller debatt ... gå gjennom thr REGLER
ftopic98387.htmlHvis du lærer et språk så den andre blir veldig enkelt ...

for eksempel hvis du lærer VHDL da er det snakk om par dager å forstå Verilog ....

Verilog mye brukt i industrien, er det svært kraftig språk for bekreftelse,
Det er lett å lære .. hvis du vet C prog ...

Hvor som VHDL veldig decriptive språk ... men svært kraftig for syntese av kretser ...--- Manju ---

 

[yangxh]

Kanskje begge to er OK.For meg, jeg tror Verilog er lett å lære og praktisk for forståelse.

 

[sp]

I love this ord ...

Quote:

Verilog mye brukt i industrien, er det svært kraftig språk for bekreftelse,

Det er lett å lære .. hvis du vet C prog ...Hvor som VHDL veldig decriptive språk ... men svært kraftig for syntese av kretser ...

 

[emi_engr]

Verilog er bedre for profesjonelle.

 

[hakeen]

Vel to grunnleggende ting:

-Ditt geografiske sted: Hvis du er i USA, bør du vite Verilog er populært der.Hvis du er i Europa, her de vanligvis foretrekker VHDL.Så for jobben synspunkt, bør du vurdere disse fakta.

-Struktur: Verilog ser ut som grunnleggende programmering språk (f.eks Basic, Assembly osv.).Imidlertid ser VHDL som høyere nivå og lett å forstå på grunn av sin nære strukturen til et vanlig talespråk (dvs. engelsk).
PS.Disse ideene ser ut som tåpelig, men hvordan jeg tenker på disse språkene ...

Ciao

 

[newbiebk]

Jeg tror du bør studere VHDL

 

[avimit]

VHDL hvis du ønsker å utvikle maskinvare.Verilog kan ikke gjøre veldig enkle ting som å skrive en generisk funksjon.Så det ganske ubrukelig for RTL.

 

[anan_tv]

Haiii alle,La meg bli med i diskusjonen om VHDL Vs Verilog.

Så langt har jeg involvert i to FPGA og en ASIC design (front end)

Quote:

En FPGA og ASIC design i Verilog => veldig lett for writting & friendly syntaxes liker C.