Verilog oppgaver

[balasub]

Verilog oppgaver

-------------------------------------------------- ------------------------------

hei,
jeg har en Verilog fil som inneholder ulike oppgaver ....

Hvordan inkluderer jeg denne filen til å bruke de ulike oppgavene i mitt testbench ..

denne filen har også oppgaver som er avhengig av tilstand et signal inne i BFM.

 

[deepu_s_s]

hvor om 'inkludere?Jeg tror dette fungerer

 

[venkatesankalidass]

`include" full \ bane \ name.v "
som eksemplet ovenfor bruke ur design å inkludere oppgave

merk alle oppgaven presentere iiside modulen

 

[satishkumar]

hei sende noen nærmere opplysninger om oppgaven `omfatte

 

[kelvin_sg]

venkatesankalidass skrev det.

det er den eksakte trick i Verilog jeg liker mest.
med `inkluderer man kan skrive 10k linjer med koder i én modul uten slitsomt ut å rulle UltraEdit ..

Jeg drømmer VHDL har det også.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" />