Verilog spørsmålet - "(! resetn)", "(~ resetn) & q

[SweetMusic]

Hallo
Jeg har en stoopid spørsmål: i Verilog "(! Resetn)" betyr det samme med "(~ resetn)"?

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />og en til: reg [3] <= ~ | d, der d i en 8 bits register?
takk skal du ha

 

[pini_1]

!er logisk ikke operasjon
~ Er unary drift bytte av (1 -> 0, 0 -> 1)

Verilog motsetning VHDL er ikke et skrevet språk.1 betyr TRUE.Så på betingede uttrykk, kan du bruke begge.

| D betyr d [7] | d [6 ]...| D [0]

mer Verilog og VHDL eksempler samt fri kode og maskinvare tips på
http://bknpk.no-ip.biz

 

[cherukukeshav]

Det er en forskjell i bruk!og ~ ...La oss ta et eksempel, som

når vi ønsker å sjekke tilstanden som

- Dersom! (A == b) her er vi validere tilstand med sann eller usann.- ~ (A) vil invertere biter av en.her er en vektor.

håper dette er klart- Keshav