Verilog Testbench for en VHDL enhet

[yasser_shoukry]

Hvordan kan jeg skrive en test benk koden ved hjelp Verilog for en VHDL design? Takk på forhånd

 

[aji_vlsi]

Poenget er, det er opp til de verktøy for å "binde" det DUT (eller hvilken som helst modul / enhet / instans ) til enten VHDL / Verilog / SystemC etc. Sure språk har konfigurasjon konstruerer osv. Men det er for enkelt språk domener vanligvis. For eksempel ovenfor trivielle design kan være simulert i VCSMX & MTI slik:

 vhdlan-arbeid vhdl_lib vhdl_dut.vhdl vlogan-arbeid vlog_lib vlog_tb.v VCS-debug vlog_tb-R-l run.log

Og med MTI:

 vcom-arbeid vhdl_lib vhdl_dut.vhdl vlogg-arbeid vlog_lib vlog_tb.v vsim vlog_tb-l run.log

(NC har ncvhdl, ncvlog, ncelab, ncsim kommandoer for det samme). Gi meg beskjed hvis du trenger mer dersom visse hjelp. HTH Ajeetha, CVC www.noveldv.com

 

[yasser_shoukry]

Tusen takk aji_vlsi, men hva om ISE8.1 og ModelSim6.2? Har de trenger også noen flere koder for å få dem til å fungere? Takk på forhånd

 

[aji_vlsi]

[Quote = yasser_shoukry] Tusen takk aji_vlsi, men hva om ISE8.1 og ModelSim6.2? Har de trenger også noen flere koder for å få dem til å fungere? Takk på forhånd [/quote] ISE - Aner ikke, hvis det er en simulator, lese i doc deres hvis de støtter Blandet språk sim. Modelsim - ja, jeg har gitt alt kommandoen, hva annet du trenger? BTW, ikke ModelsimXE gratis versjon ikke støtter Blandet språk sim. Ajeetha, CVC www.noveldv.com