Verilog vs VHDL

[lekhoi]

Hei alle,
Kan du gi meg en comparasion mellom Verilog og VHDL?fordeler og ulemper ved dem?Hvorfor i produksjon, de bruker Verilog stedet VHDL
takk på forhånd

 

[Sphinx]

Salam,

ftopic98387.html

Ha det

 

[lekhoi]

Takk Sphinx
Men den var død.Jeg kan ikke se noe
Kan noen ny

 

[zeeshanzia84]

Verilog og VHDL både brukes både i industrien.

Mest Silicon Valley selskaper bruker nå Verilog mens VHDL brukes til større prosjekter der et stort team er involvert (mest kommunikasjon og forsvar relaterte selskaper) ...Verilog ble designet (opprinnelig) for verifikasjon mens VHDL for dokumentasjon.

Verilog er fremdeles bedre enn VHDL på bekreftelseskoblingen og simulering side (jeg bruker den til å lage min testbenches ... mens min moduler er skrevet i VHDL) ....mens VHDL er en mer detaljert språk (hver modul ser ut som en Document of Law).
Dermed å forbedre verifcation i VHDL, VITAL (VHDL Initiative Mot ASIC Nettbiblioteker) ble utviklet.

VHDL ikke har GATE-nivå eller SLÅ nivå som verilog.

Verilog er mye enklere å bruke (det
er formatet er svært lik C) mens VHDL er litt vanskeligere syntaxwise (format som ligner på Pascal).

VHDL's kompleksitet betyr at du definere og dokumentere hver og alt i detalj.Det er derfor god for store team prosjekter ...

 

[Haytham]

Hei alle
Jeg tror det er en kunngjøring om dette emnet gjort av moderator.
De prøver å lese det igjen

Takk

 

[BuBEE]

Pls.Lese

Kunngjøring: Verilog versus VHDL

 

[nand_gates]

VHDL er flinkere til å følge
1.Its vanskelig å få inn kappløpssituasjon i VHDL kode.Bortsett fra når du er
arbeider med delte variabler!

2.Sine mer strukturert.Du dont har Records og Operatør Overbelastning
begreper i Verilog.

 

[ourarash]

VHDL er mer detaljert, men Verilog er mer consice, som C-språk.
Det sies at du kan modellen uansett hva du gjør i VHDL i Verilog og omvendt.
En ting som du ikke har i Verilog, er imidlertid Vanlig og Operatør Overbelastning,
noe som er sjeldent brukt i modellering av circuites ved leasing når du ønsker å syntetisere den circuite.

Noe som Verilog har og VHLD mangler, derimot, er gaffel-delta blokk.Dette er et veldig kraftig konstruere i Verilog som lar deg ha nestede parallell-sekvensielle blokker inni hverandre.Noen ganger kan denne funksjonen kalles multi-tråder.Du kan ikke ha dette i VDHL med mindre du bruker eksplisitte synchronizations mellom to forskjellige prosesser.

Verilog blir enda kraftigere med sin nye generasjon kalt SystemVerilog, som har mer abstrakte konstruerer tilsvarer Records.Bare se systemVerilog på wikipedia website.

 

[moh_monem43]

Hva er forskjellen mellom VHDL og Verilog?På overflaten, ikke så mye.Begge er IEEE-standarder, og støttes av alle de store EDA leverandører.Begge kan brukes til å utforme ASICS og simulere systemer.Men VHDL er aldeles en grander språket.Sin støtte til systemet modellering og simulering er langt mer omfattende enn Verilog.Men VHDL krever lengre tid til å lære og er ikke så mottagelig for rask og skitne koding.Som et siste trodde mange hardware ingeniører må nå vet begge språk på grunn av økende bruk av IP (Intellectual Property) blokker, som kanskje ikke er skrevet i deres "favoritt" språk

fra:
http://www.doulos.com/knowhow/faq/vhdl_faq/